«САРОВСКИЙ ГОСУДАРСТВЕННЫЙ ФИЗИКО-ТЕХНИЧЕСКИЙ ИНСТИТУТ Факультет информационных технологий и электроники Кафедра вычислительной и информационной техники В.А. Павлов Периферийные устройства ЭВМ. Часть 1. Состав и ...»

Для реализации распределенной схемы арбитража вводят сигнал тактирования; при этом сигнал разрешения по-прежнему передается по цепочной линии. Распространение сигнала разрешения может быть прервано любым устройством, однако только в момент положительного (или отрицательного) фронта сигнала тактирования. Любое устройство может начинать передачу сообщения по магистрали при наличии сигнала разрешения, но только в момент отрицательного (положительного) фронта сигнала тактирования. Подробнее эта процедура рассмотрена на примере интерфейса И-41.

Организация линий интерфейса. Помимо деления линий на индивидуальные и коллективные, их принято делить по критерию возможного направления передачи на одно- и двунаправленные, а по критерию возможности совмещения передачи различных видов информации на полностью совмещенные, с частичным совмещением и полным разделением.

При изменении электрического потенциала сигнал распространяется по проводнику во всех направлениях одинаково (со скоростью света), поэтому термины «однонаправленная» и «двунаправленная» означают не направление распространения сигнала по линии, а право изменять потенциал на ней. Правом изменять потенциал линии обладает передатчик. Таким образом, если передатчики располагаются с обоих концов линии, то ее называют двунаправленной. Двунаправленный характер передачи по линии делает невозможным использование обычных логических ТТЛ-схем, поэтому для двунаправленных линий применяют схемы с открытым коллектором или схемы с тремя устойчивыми состояниями.

Между центральным и периферийным устройствами необходимо передавать информацию различных типов: адреса, собственно данные, управляющую информацию. Если для передачи каждого вида информации предусматриваются отдельные шины, то их называют шинами с полным разделением.

Совмещение передач различных видов информации по одной шине приводит к сокращению числа линий, однако требует идентификации вида передаваемой информации с помощью специальных сигналов. Сигналы идентификации одновременно могут выполнять функции строба при параллельной передаче данных. Дополнительное число линий идентификации невелико.

В системных интерфейсах, служащих для подключения- к ЦП не только контроллеров ПУ, но и ОП, часто реализуют частичное совмещение передачи данных и управляющей информации, а для передачи адреса предусматривается отдельная шина. Это позволяет ускорить обмен, так как при обращении к ОП одновременно используются и данные, и адрес.

2.3. Среда интерфейса Центральные и периферийные устройства могут располагаться на значительных расстояниях друг от друга. При этом оказывается, что предельно допустимая скорость передачи данных V, при которой обеспечивается надлежащий уровень достоверности принимаемых данных, зависит от длины линии L. Эта зависимость показана в виде семейства кривых на рис.2.10.

Рис 2.10. Зависимость скорости передачи от длины линии.

Каждое конкретное положение кривой зависит от среды интерфейса, т.е. физических принципов передачи сигналов (электрический или оптический), типа кабеля (коаксиальный, плоский, скрученная пара (витая пара) и т.п.) или световода (оптоволоконного кабеля), характеристик приемопередатчиков или преобразователей сигналов, наличия шумов и помех. При малых длинах линий (участок 1) максимально допустимая скорость передачи в основном определяется задержками сигналов в приемопередающих и преобразующих устройствах. Для средних длин линий (участок кривых 2) характерно падение скорости пропорционально увеличению длины линии вследствие увеличения емкостной нагрузки на передатчик, роста амплитуды помех от воздействия сигналов, проходящих по соседним линиям, уменьшения амплитуды полезного сигнала из-за увеличения сопротивления линии или увеличения затухания из-за потерь света в оптоволокне. При некоторой критической длине (участок 3), конкретное значение которой зависит от типа линии и способа передачи сигналов, уровень помех становится соизмеримым с уровнем полезного сигнала на входе приемников, что делает невозможным надежное выделение сигнала независимо от скорости передачи данных по линии.

Передача по однонаправленной линии. Передача сигналов по однонаправленной однопроводной электрической линии иллюстрируется схемой на рис.2.11,а.

Рис. 2.11. Передача по однопроводной однонаправленной электрической линии.

Влияние от соседних сигналов и помех отражается эквивалентным генератором Еп. Кроме того, при значительных длинах линии L, а также при использовании приемником ПРМ и передатчиком ПРД различных источников питания между точками «земля» передатчика (а) и «земля» приемника (б) соответственно возможно наличие значительной разности потенциалов Uab. Очевидно, что для правильного выделения сигнала в приемнике ПРМ при наличии помех на линии должны выполняться следующие условия:

Uпрд(1) = Uпрм (1) - (Eп + Uав), Uпрд(0) = Uпрм (0) + (Eп + Uав).

При этом между уровнями логической единицы Uпрм(1) и логического нуля Uпрм(0) приемника должна быть обеспечена разность потенциалов Uдоп зоны перехода, которая достаточна для надежного и правильного распознавания значения сигнала приемником, т.е.

Uпрм(1) - Uпрм (0) > Uдоп На рис.2.11,6 в качестве примера показано уменьшение зоны перехода ТТЛ-приемника (0,8-2,0)В по сравнению с зоной перехода ТТЛ-передатчика (0,4 — 2,4)В на 0,8В, тем самым ограничен допустимый уровень помех величиной 0,4 В. Дальнейшее уменьшение зоны перехода недопустимо изза увеличения вероятности неправильного распознавания «0» и «1».

Можно улучшить условия приема, увеличив зону перехода в передатчике, для этого передатчик и приемник должны осуществлять преобразование уровней сигналов. На рис.2.12 показаны уровни передачи и приема, устанавливаемые рекомендациями МККТТ V.28 (используется в интерфейсе RSC). За счет преобразования уровней передача данных по линии может осуществляться в условиях больших помех.

Рис. 2.12. Уровни передачи и приема по рекомендации МККТТ V28.

Передача сигналов по двухпроводной электрической линии позволяет исключить появление разных потециалов «земли» передатчика и приемника, а также значительно ослабить влияние помех.

Двухпроводная линия связи выполняется обычно либо в виде витой пары, либо в виде смежных параллельных проводников плоского кабеля. Возможна передача сигналов по двухпроводной линии с использованием одноканального усилителя-передатчика и дифференциального усилителя-приемника (рис.2.13,а) или балансного усилителя в передатчике и дифференциального усилителя в приемнике (рис.2.13,б).

Рис.2.13. Двупроводные однонаправленные электрические линии.

В схеме, приведенной на рис. 2.13, а, на вход усилителя-приемника подаются потенциалы U1 = Uпрд + Eп и U2 = Eп (так как проводники линии расположены близко друг к другу, то действие помех на них можно считать одинаковым). Дифференциальный сигнал на входе приемника Uпрм = U — U2= Ппрд, т.е. свободен от влияния помех. Такая схема позволяет повысить скорость передачи данных по сравнению с однопроводной. Однако и здесь при увеличении длины линии сигналы на входе приемника уменьшаются, а их фронты — растягиваются. Кроме того, разность потенциалов между точками а и б (Uab) не должна превышать допустимого для данного типа усилителя значения.

От последнего недостатка свободна схема (рис.2.13,6), использующая балансный усилительпередатчик, формирующий на выходах (а) и (б) напряжения Ua и Uб:

— при передаче нуля Ua (0) = -Uпрд ; Uб (0) = +Uпрд, —при передаче единицы Ua (1) = +Uпрд; U, (1) = -Uпрд.

Преимуществом данной схемы является то, что напряжение дифференциального сигнала, поступающее на вход приемника, по существу в два раза выше, чем в предыдущей схеме. Это позволяет допускать большие ослабления сигнала по линии, т.е. обеспечивать передачу на большее расстояние. Кроме того, потенциалы на выходах передатчика (+Uпрд; и -Uпрд) вызывают противоположные токи в проводах линии, что ослабляет результирующее электромагнитное поле этой линии, приводящее к помехам в других близлежащих линиях. Следовательно, такую среду можно использовать при параллельной передаче; отметим также, что влияние различных потенциалов земли передатчика и приемника при этом устраняется.

Весьма распространенным способом последовательной передачи данных остается способ «токовой петли 20 мА», который заимствован из телеграфии. Обычно этот способ подключения применяют для медленных электромеханических устройств, например, клавиатуры, ПчУ и т.п.

Два устройства (ПРД и ПРМ) соединяются двухпроводной линией, образующей замкнутую электрическую цепь. В передатчике размещается ключ (К), который может размыкать цепь, а в приемнике — детектор тока (ДТ), определяющий наличие или отсутствие тока в цепи. Кроме того, в эту цепь включается источник питания Е и токоограничивающий резистор Ro. Источник питания Е и резистор Ro могут располагаться как в передатчике (в этом случае передатчик называют активным, а приемник — пассивным), так и в приемнике (приемник активный, а передатчик пассивный). На рис.2.14 приведена схема «токовой петли» с активным приемником. Резистор Ro служит для получения стандартной величины тока 20 мА. В качестве ДТ может использоваться электромагнитное реле или какое-либо электронное устройство (например оптрон); вместо резистора Ro может использоваться электронный ограничитель тока; ключ К также может быть электронным. Из-за опасности повреждения электронных схем обычно величину Е устанавливают менее 40 В. Токовая петля обеспечивает только симплексную передачу и используется при последовательной передаче данных на значительное расстояние (до 2 км) при малых скоростях.

Рис. 2.14. Токовая петля 20 мА. Рис. 2.15. Двунаправленная линия.

Передача по двунаправленной линии. Выходы обычных ТТЛ-схем не должны объединяться, поэтому такие схемы не используются для подключения к одной магистрали нескольких устройств, каждое из которых может служить передатчиком.

На рис.2.15 приведена схема подключения устройств к двунаправленной линии посредством элементов с открытым коллектором. Коллекторы выходных каскадов подключаются к линии, которая заканчивается резистором оконечной нагрузки R (заглушкой). Такое подключение можно рассматривать как схему «проводного (монтажного) И» для положительной логики или «проводного ИЛИ» для отрицательной логики. Недостатки такого подключения заключаются в сравнительно малой скорости переключения и подверженности помехам.

Для подключения устройств к магистрали более широкое распространение получили схемы с тремя состояниями (рис. 2.16).

Рис.2.16. Схема с тремя состояниями.

Обычно к ТТЛ-схеме добавляется вход, позволяющий закрыть оба выходных транзистора Т1 и Т2, тем самым перевести схему в состояние высокого выходного сопротивления, в котором она не оказывает влияния на сигналы, передаваемые по линии. При высоком потенциале на входе «вкл/откл» за счет диодов Д1 и Д2 значение выходного сигнала определяется сигналом на логическом входе (1/0).

Появление низкого потенциала на входе «вкл/откл» приводит к тому, что оба транзистора Т1 и Т запираются, т.е. схема переводится в третье состояние. Схемы с тремя состояниями пригодны для управления теми линиями, на которые в каждый момент времени выдается сигнал только от одного устройства. Они могут быть использованы для линий передачи адресов, данных и большинства линий управления. Однако подключение линий, на которые сигналы могут поступать одновременно от нескольких устройств, например от линий запросов, должно осуществляться посредством схем с открытым коллектором.

Передача по оптоволоконным линиям. Оптоволоконные линии являются однонаправленными, обладают меньшей массой, меньшей подверженностью помехам и обеспечивают электрическую «развязку» передатчика и приемника. Подлежащие передаче электрические сигналы подаются на усилитель ПРД, нагрузкой которого является светодиод или полупроводниковый лазер, формирующий импульсы света, если на вход усилителя поступает логическая «1». Световой поток светодиода через оптическую систему подается в оптоволоконную линию и по ней — на фотоприемник ретранслятора, где импульс света преобразуется в электрический импульс, усиливается и вновь подается на светодиод и затем в оптоволоконную линию. Таким путем импульс света достигает приемника ПРМ, где он также преобразуется в электрический сигнал и используется электронными схемами.

Преобразование электрического сигнала в световой, а затем снова в электрический позволяет устранить влияние помех, возникающих в цепях питания; кроме того, между точками «земля»

передатчика и «земля» приемника может возникать значительная разность потенциалов. Поэтому такие преобразования часто используют даже без оптоволоконной линии связи для подключения к ЭВМ периферийного оборудования, работающего в тяжелых условиях, например, датчиков и исполнительных устройств технологического оборудования, станков с числовым программным управлением. Элемент, осуществляющий такое преобразование и включающий в себя светодиод и фототранзистор, называется оптроном.

2.4. Интерфейс ввода-вывода ЕС ЭВМ Интерфейс ввода-вывода ЕС ЭВМ являлся фактически стандартным для всех типов ЭВМ общего назначения; он совместим с интерфейсом ввода-вывода системы IBM/370. Этот интерфейс построен по магистрально-цепочному принципу, является асинхронным, дуплексным. Первая версия обеспечивает параллельную передачу одного байта, модифицированная — двух байт.

Состав и назначение линий интерфейса ввода-вывода ЕС ЭВМ (ОСТ 4Г0.304.000-84). Все линии разбиты на 5 групп в соответствии с реализуемыми функциями: информационные, идентификации, управления, маркеров и специальные. В интерфейсе использованы однонаправленные линии, т.е. передача сигналов по ним осуществляется либо от ПВВ (канала) к ПУ (абоненту), при этом линию и передаваемый по ней сигнал обозначают индексом «К»; либо от ПУ к ПВВ, тогда линию и сигнал обозначают индексом «А». Под абонентом понимают устройство, подключаемое к ПВВ через интерфейс.

Информационные линии объединены в четыре подшины, обозначаемые ШИН: основную для прямой и обратной передачи; дополнительную для прямой и обратной передачи. Каждая подшина содержит 9 линий. По основным шинам прямой (ШИН-КХО) и обратной (ШИН-АХО) передач (X принимает значения 0,1,2,...,7,К) передаются адреса, приказы, данные и информация о состоянии в виде 8-разрядных байтов с контролем по нечетности (девятая линия, для которой Х=К ).

Дополнительные шины прямой (ШИН-КХI) и обратной (ШИН-АХI) передач используются только при двухбайтовых передачах данных. Байты данных на них также контролируются по нечетности.

Линии маркеров. Для указания ШИН, используемых при передаче данных, служат линии маркеров МРК—К0, МРК—К1 и МРК-А0, МРК-А1. Сигналы на линиях МРК-К0 и МРК-А указывают на использование только основных шин, сигналы на линиях МРК—К1 и МРК—А1 — на использование дополнительных шин.

Линии идентификации. Характер передаваемой по основным шинам информации идентифицируется сигналами на линиях идентификации: при передаче по шине ШИН-КХО адреса ПУ сигнал должен присутствовать на линии АДР-К, при передаче приказа — на линии УПР-К, а при передаче байта данных — на линии ИНФ-К или ДАН-К. При передаче по шине ШИН-АХО обратного адреса ПУ должен быть выставлен сигнал на линию АДР-А; для идентификации байта состояния сигнал должен присутствовать на линии УПР—А, а для идентификации байта данных — на линии ИНФ-А или ДАН-А Все сигналы идентификации одновременно выполняют функции стробирования и квитирования, поэтому они выдаются на соответствующую линию с задержкой относительно выдачи байта на информационную шину.

Линии управления. Сигналы РАБ-К, РАБ-А, БЛК-К и ОТК-А осуществляют управление взаимосвязью устройств интерфейса. Сигнал РАБ-К определяет работоспособность ПВВ: все остальные сигналы имеют смысл только при наличии сигнала РАБ-К. Сигнал РАБ—А является ответным сигналом абонента и сигнализирует о его логическом подключении к интерфейсу. Сброс сигнала РАБ-К приводит к сбросу всех ПУ, подключенных к интерфейсу. Для селективного сброса ПУ используются сигналы БЛК-К и ОТК-А.

Сигналы ВБР-К, ТРБ-К, ВБР-А и ТРБ-А используются для установления логической связи между ПВВ и одним из ПУ. Сигнал выборки передается по цепочной линии ВБР-К — ВБР-А, образующей «петлю» опроса; он является единственным сигналом, который доступен абонентам неодновременно.

Подключение ПУ к магистрали, т.е. выдача им сигнала РАБ—А, производится только при наличии на его входе сигнала ВБР-К; если данное ПУ не запрашивает права на занятие магистрали, т.е. не формирует сигнал запроса ТРБ-А, то сигнал ВБР-К проходит на следующее устройство, а данное ПУ теряет право выдавать сигнал РАБ—А до следующего цикла опроса.

Специальные линии служат для управления режимами работы, смены состояния и т.п. Они включают линии блокировки БЛК-К, отключения абонента ОТК-А, смены состояния СМС-К и измерения ИЗМК и ИЗМ-А.

Организация операций. На средства интерфейса ввода-вывода возлагаются три основных вида операций, управление которыми производится по жестким алгоритмам:

— установление логической связи ПВВ и ПУ;

— передача данных между ПВВ и ПУ;

— отключение ПУ от интерфейса.

В интерфейсе ввода-вывода ЕС ЭВМ применяются коаксиальные кабели, уровни сигналов ТТЛ;

длина линий составляет до 50 м.

2.5. Системные интерфейсы мини- и микроЭВМ Для структуры большинства семейств мини- и микроЭВМ характерно наличие системного объединенного интерфейса И0 (см.рис. 2.1,6), к которому подключаются процессоры, модули ОЗУ и ПЗУ и контроллеры ПУ. Наиболее распространенными интерфейсами этого типа являются ОБЩАЯ ШИНА (ОШ) СМ ЭВМ, магистральный параллельный интерфейс (МПИ), Магистраль ЕС ПЭВМ, Ии др.

Интерфейс ОШ СМ ЭВМ. Во всех моделях ЭВМ СМ-3, СМ-4 используется унифицированный объединенный интерфейс ОБЩАЯ ШИНА (ОСТ 25-795-78). Он является магистрально-цепочным асинхронным полудуплексным интерфейсом, обеспечивающим возможность параллельной передачи 2 байт информации. Передача данных производится между ЦП и ОП, ЦП и ПУ, контроллером прямого доступа к памяти (КПДП) и ОП. В каждый момент времени обмен по магистрали осуществляется только между двумя устройствами, одно из которых является ведущим (или задатчиком ЗДТ), а другое — ведомым (исполнителем ИСП).

Состав линий и основные операции. Передача адреса и данных производится по разделенным системам линий, называемым шиной (подшиной) адреса А и шиной (подшиной) данных Д (рис. 2.17).

Подшина данных позволяет передавать данные, команды и адреса векторов прерывания. Остальные линии служат для выполнения различных функций по управлению передачами (ШУ1) и занятию ОШ (ШУ2).

Подшина адреса А [17-00] включает в себя 18 двунаправленных линий, что позволяет задавать 256К различных адресов. Совокупность всех допустимых адресов называют адресным пространством. Так как адресуемой единицей памяти является байт, то адресное пространство обеспечивает возможность адресации не свыше 256 Кбайт.

Подшина данных включает в себя 16 двунаправленных линий Д [15-00] и позволяет передавать как по одному, так и по два байта одновременно. Число одновременно передаваемых байт по ОШ определяется сигналами на линиях управления У0, У1.

Рис. 2.17. Состав линий и шин системного интерфейса СМ ЭВМ.

Направление передачи данных принято определять по отношению к ЗДТ: чтение представляет собой передачу из ИСП в ЗДТ, а запись—из ЗДТ в ИСП. Две линии управления У [0,1], входящие в состав ШУ1, позволяют кодировать четыре типа передач по ОШ. Код 00 соответствует операции чтения слова, т.е. передаче 2 байт от ИСП к ЗДТ. Код У[0,1]=10 также определяет чтение слова (чтение с паузой), но запрещает цикл регенерации в ОЗУ; код У [0,1]=10 определяет операцию записи слова, а код У [0,1]= 11 -записи байта. Линии К [0,1 ] служат для оповещения ЗДТ о наличии ошибки в работе ИСП при выполнении операции чтения.

Сигнал на линии синхронизации задатчика СХЗ устанавливается ЗДТ и является стробом для сигналов на линиях адреса, данных и У0, У1. Сброс СХЗ указывает на завершение операции по передаче данных в ЗДТ. Сигнал синхронизации исполнителя на линии СХИ формируется ИСП и является стробом-квитанцией. При операциях чтения установка СХИ означает, что данные помещены ИСП на шину данных, а при операциях записи — что данные приняты ИСП. Сброс СХИ подтверждает, что ИСП получил сброс СХЗ.

Сигнал подготовки ПОДГ выдается ЦП и переводит все устройства, подключенные к ОШ, в исходное состояние. Этот сигнал выдается при нажатии кнопки ПУСК на пульте ЦП, при обнаружении отказа сети питания, а также при возврате питания в допустимые пределы. Сигналы аварии сети и источника питания на линиях (АСП и АИП) вырабатываются датчиками при нарушении уровней напряжений переменного и постоянного тока. Они позволяют сохранить некоторую информацию в энергонезависимом ОЗУ при аварии в системе питания.

Логическая связь между ЗДТ и ИСП и исключение возможности одновременной работы сразу нескольких устройств обеспечиваются специально выделенной схемой арбитра АРБ и линиями арбитража ШУ2.

Рис. 2.18. Структура шины ШУ2.

Все устройства, имеющие связь со схемой АРБ посредством ШУ2 (рис. 2.18), могут запрашивать право на занятие ОШ, т.е. право стать задатчиком ЗДТ. Задатчиком может быть любое устройство, кроме модулей ОП; исполнителем — любое устройство. Процедуры передачи данных могут быть совмещены с процедурой арбитража.

Линии арбитража служат для последовательного предоставления ОШ (в порядке приоритетов) в распоряжение устройств, приславших сигналы запроса на право стать ЗДТ. Эти линии включают в себя 4 линии запроса передачи ЗП[4-7], 4 цепочных линии разрешения передачи РП[4-7], линию запроса прямого доступа ЗПД, цепочную линию разрешения прямого доступа РПД, линии ЗАН (занято) и подтверждения выборки ПВБ.

Организация операций. На средства интерфейса ОШ возлагается предоставление устройствам поочередного права на занятие магистрали (арбитраж); установление логической связи между ПУ и программой управления (передача вектора прерывания); передача данных (запись и чтение).

Среда интерфейса. Для всех линий (кроме АИП и АСП) можно использовать стандартные усилители-приемники (ПРМ) и усилители-передатчики (ПРД), в которых выход реализован по схеме с открытым коллектором. Уровни сигналов соответствуют ТТЛ-уровням. Согласующие резисторы размещаются на специальных платах, называемых заглушками. Сигналы передаются по плоскому кабелю, общая длина каждой линии не должна превышать 15 м, а число ПРМ и ПРД на одной линии не должно превышать 20.

Интерфейс МПИ. Этот интерфейс (ГОСТ 26765.51-86) представляет собой модификацию интерфейса ОШ и использовался во многих микроЭВМ, например, серии «Электроника-60»; он совместим с интерфейсом микроЭВМ LSI-11 фирмы DEC. МПИ является магистрально-цепочным асинхронным параллельным полудуплексным интерфейсом с совмещенной шиной для передачи адреса и данных. В МПИ используются как одно-, так и двунаправленные линии. Передача адреса и данных по линиям АД [15-00] магистрали осуществляется последовательно. В МПИ предусмотрено пять уровней приоритетов ПУ, однако обязательными являются только два: высший— для прямого доступа в память; низший— для программного обмена. Аналогично ОШ приоритет устройства определяется его расположением на линии разрешения (прямого доступа или передачи) относительно арбитра МПИ допускал использование ОЗУ динамического типа для управления процессами записи, чтения и регенерации, в которых предусмотрена специальная линия РГН. Кроме того, специальный сигнал ПВС позволяет осуществлять прерывание от таймера или какого-либо другого внешнего источника.

Интерфейс И-41. В мультимикропроцессорных системах с переменным составом оборудования, называемых магистоально-модульными, наращивание вычислительных мощностей и специализация системы на определенные классы задач достигается не только за счет изменения состава ПУ, но и за счет добавления универсальных или специализированных процессоров обработки.

Объединенный интерфейс таких ВС должен допускать возможность подключения нескольких автономных процессоров и контроллеров прямого доступа в память. Наибольшее распространение для таких ВС получил интерфейс И-41 (ОСТ 25969-83), который разработан на базе исходного интерфейса MULTIBUS фирмы INTEL. Он использовался в микроЭВМ и СМ 1810 и ПЭВМ типа Искра 1031.

Рис. 2.19. Временные диаграммы сигналов обмена.

Характеристика интерфейса. Интерфейс И-41 является асинхронным тактируемым полудуплексным интерфейсом магистрального типа, обеспечивающим одновременную передачу байт информации. Обмен данными осуществляется асинхронно по принципу «задатчик— исполнитель». Интерфейс И-41 допускает различные варианты выполнения арбитража и процедур прерывания. В нем используются как одно-, так и двунаправленные линии, причем для каждой из линий оговаривается тип передатчика — с тремя состояниями, с открытым коллектором или с ТТЛэлементами. При реализации различных схем арбитража возможно цепочное или радиальное соединение устройств посредством линий управления арбитража. Линии передачи адреса, данных и управления являются магистральными.

Организация операций. Операции передачи данных между ЗДТ и ИСП не имеют особенностей.

При операциях чтения или ввода (рис. 2.19, а) ЗДТ выдает адрес на шину адреса А [0-13] и стробирует его сигналом IORC (ввод) или MRDC (чтение); ИСП выдает информацию на шину данных Д[0-F] и стробирует их сигналом-квитанцией ХАСК.

При операциях записи или вывода (рис. 2.19, б) ЗДТ выдает адрес и данные на шины А [0-13] и Д[0-F] и стробирует их сигналами MWTC или IOWC соответственно. ИСП подтверждает прием данных сигналом ХАСК.

Рассмотрим подробнее возможные схемы реализации арбитража.

Простейшая схема последовательного распределенного арбитража показана на рис. 2.20.

Рис. 2.20. Последовательный распределенный арбитраж.

Входной сигнал BPRN устройства, которому присвоен наивысший приоритет, подключается к точке с потенциалом земли, его выходной сигнал BPRO подается на вход устройства с более низким приоритетом и т.д. Сигнал BPRN подается в цепочку устройств постоянно и достигает устройства, которое должно стать задатчиком. Каждое устройство имеет право выставлять запрос, т.е. размыкать ключ для сигнала BPRO, по положительному фронту тактирующего сигнала BCLK. Все устройства с более низким приоритетом обнаруживают отсутствие сигнала BPRO.

Устройство по отрицательному фронту тактирующего сигнала BCLK формирует сигнал на линии BUSY, т.е. «захватывает» магистраль при одновременном выполнении условий: отсутствии выходного сигнала BPRO (данное устройство запрашивает шину), наличии сигнала BPRN на его входе (т.е. ни одно из более приоритетных устройств не запросило шины), отсутствии сигнала на линии BUSY (т.е. шина свободна). Очевидно, что для правильной работы такой схемы арбитража за один интервал тактирующих сигналов BCLK сигнал запроса (снятие BPRO) от устройства с высшим приоритетом распространяется до устройства с низшим приоритетом. Центральный арбитр отсутствует, а взаимодействие схем в отдельных устройствах координируется сигналом BCLK.

Схема параллельного арбитража, реализуемого приоритетным шифратором, показана на рис.

2.21, а. ЗДТ может «захватить» магистраль при наличии сигнала разрешения BPRN на его входе и отсутствии сигнала BUSY от других устройств. Все устройства посылают запросы на использование магистрали в центральный АРБ по индивидуальным линиям BREQ. АРБ состоит их двух частей— приоритетного шифратора Ш, определяющего номер наиболее приоритетного устройства, приславшего запрос, и дешифратора ДШ, выходы которого индивидуальными линиями соединены со входами устройств. Разрешающий сигнал BPRN может присутствовать лишь на одном выходе дешифратора. В интерфейсе И-41 такая схема арбитража обычно используется для контроллеров прямого доступа в память. Число устройств ограничено числом входов и выходов АРБ (обычно 8).

Процесс захвата шины, т.е. смены ЗДТ, показан на рис.2.21,6. Все действия тактируются сигналом BCLK. По отрицательному фронту сигнала BCLK арбитр, получив сигнал BREQ (В) от устройства В, снимает сигнал BPRN (А) и выдает разрешение потенциальному задатчику В, т.е. сигнал BPRN (В).

После завершения цикла обращения текущий задатчик А по отрицательному фронту сигнала BCLK снимает сигнал BUSY, при этом он переводит в состояние высокого выходного сопротивления формирователи адресных, информационных и управляющих сигналов, т.е. отключается от магистрали. После снятия сигнала BUSY устройством А на линию BUSY выдается сигнал от устройства В. Задатчик А может удерживать сигнал BUSY до завершения монопольного режима обмена.

Схема организации циклического арбитража аналогична параллельному, однако после завершения цикла работы, т.е. снятия сигнала BUSY текущим задатчиком, ему присваивается самый низкий приоритет, а приоритеты остальных устройств увеличиваются.

Программный обмен. Для организации программного обмена в И-41 предусмотрены линии управления прерываниями: запроса прерываний INT [0-7] и подтверждения прерывания INTA. Интерфейс И-41 допускает две процедуры прерывания: внеинтерфейсную с формированием адреса вектора прерывания в блоке приоритетного прерывания БПП и с векторным прерыванием, при котором источник запроса прерывания сам выставляет адрес вектора прерывания на шину данных.

Рис. 2.21. Параллельный арбитраж.

При внеинтерфейсной процедуре прерывания каждое ПУ по индивидуальной линии INT передает сигнал запроса прерывания в БПП. В БПП формируется код, соответствующий уровню приоритета прерывания, который сравнивается с уровнем приоритета текущей программы. При более высоком приоритете запроса БПП формирует сигнал прерывания и передает в процессор команду передачи управления программе обслуживания ПУ, приславшего запрос.

При векторном прерывании на запрос прерывания от ПУ процессор отвечает двумя сигналами подтверждения по линиям INTA: первый из них фиксирует состояние блоков прерывания в ПУ и служит для захвата магистрали процессором; второй стробирует код номера устройства на линиях А [8-10], определенный в БПП по номеру линии INT, и разрешает этому ПУ выставить адрес своего вектора прерывания на шину данных; стробом при этом служит сигнал ХАСК.

Среда интерфейса. Интерфейс физически реализован в виде объединительной печатной платы, на которой расположены разъемы для установки модулей (ЦП, контроллеров, ОЗУ, ПЗУ), выполненных на стандартных печатных платах Е2. Допускаются соединения отрезков магистрали посредством плоского кабеля. Общая длина линии не должна превышать 3 м.

2.6 Шины расширения ввода/вывода РС-совместимых ПЭВМ.

Стандартизованные шины расширения ввода/вывода обеспечивают основу функциональной расширяемости PC-совместимого персонального компьютера. Хотя многие компоненты, ранее размещаемые на платах расширения, постепенно «переселяются» на системную плату, для настольных компьютеров набор шин расширения ввода/вывода имеет важное значение.

К шинам расширения ввода/вывода, реализованным в виде слотов (разъемов) на системных платах PC-совместимых персональных компьютеров, относятся следующие:

· ISA-8 и ISA-16 — традиционные универсальные шины подключения периферийных адаптеров, не требующих высоких скоростей обмена (раньше была единственной шиной расширения).

· EISA — дорогая (по стоимости и системной платы, и плат расширения) 32-битная шина средней производительности, применяемая в основном для подключения контроллеров дисков и адаптеров локальных сетей в серверах. В настоящее время вытесняется шиной PCI, хотя и применяется в серверных платформах, где необходимо установить множество дополнительных плат расширения (системную плату, у которой слотов PCI больше, чем 4, найти довольно трудно, а для шины EISA 6-8 слотов — явление обычное).

· МСА — шина компьютеров PS/2, до сих пор применяемая и в некоторых серверных платформах. Производительность средняя. Адаптеры для шины МСА распространены не широко.

· VLB — быстродействующее 32- (64-) битное расширение (локальная шина процессора), используемое в паре со слотом ISA/EISA, применявшееся в среднем поколении системных плат компьютеров на процессоре 486. Используется для подключения контроллеров дисков, графических адаптеров и контроллеров локальных сетей. С процессорами пятого поколения и старше не применяется.

· PCI — самая распространенная высокопроизводительная 32/64-битная шина, применяемая в компьютерах на процессорах 486 и старше. Используется для подключения адаптеров дисков, контроллеров SCSI, графических, видео-, коммуникационных и других адаптеров. На системной плате чаще всего устанавливают 3 или 4 слота PCI. Слот PCI иногда имеет дополнительный маленький слот расширения Media BUS, на который выведены сигналы шины ISA (это позволяет на платы PCI устанавливать и дешевые ISA-устройства, например звуковой канал).

· PC Card, он же PCMCIA — слот расширения блокнотных компьютеров, который, в принципе, может присутствовать и в компьютерах настольного исполнения. Предназначен для обеспечения еще одного уровня совместимости блокнотных и настольных PC.

Карты расширения (интерфейсные карты) устанавливаются в соответствующие слоты системной платы. Их количество и состав на различных платах варьируется. Типы слотов легко определить визуально пользуясь рис. 2.22. На этом рисунке присутствие всех типов шин показано условно — реально на системных платах присутствует не более двух-трех типов слотов. Распространены сочетания: ISA+PCI, ISA+VLB, EISA+PCI, EISA+VLB. Шина МСА обычно держится особняком. Слот «Media BUS», дополняющий слот PCI сигналами шины ISA, применяется, пожалуй, только фирмой ASUSTek.

Рис. 2.22. Вид и положение слотов шин расширения.

У адаптеров для шины PCI, в отличие от ISA/EISA и VLB, компоненты расположены на левой стороне печатной платы. Для экономии площади печатной платы часто используют так называемый разделяемый слот (Shared Slot). На самом деле это разделяемое окно на задней стенке корпуса, которое может использоваться либо картой ISA, либо картой PCI. Таким образом, максимальное суммарное количество установленных адаптеров ISA и PCI оказывается на единицу меньшим, чем видимое количество слотов на системной плате.

Для низкопрофильных корпусов системные платы имеют всего один слот расширения, в который устанавливается специальная плата-переходник Riser Card. Этот переходник по присоединению обычно специфичен для каждой модели системной платы (а иногда и корпуса), поскольку на его краевой разъем заводятся линии нескольких системных шин (например, ISA+PCI, ISA+VLB). Если Riser Card имеет слоты только шины ISA, он обычно вставляется в стандартный слот ISA-16, что позволяет установить во многие модели корпусов Slim большинство стандартных плат формата BabyAT. С точки зрения наводок и паразитных емкостей лучше все-таки использовать специальные платы с одним разъемом, чтобы не перегружать шину лишними неиспользуемыми проводниками и разъемами.

Конфигурирование шин расширения предполагает, в основном, настройку их временных параметров.

· Для шины VLB применяется перемычка, управляющая делителем частоты сигнала синхронизации в зависимости от того, превышает ли системная частота значение 33,3 МГц.

· Для шины PCI частота синхронизации определяется частотой системной шины процессора.

Кроме того, в BIOS Setup для этой шины могут определяться некоторые ее возможные режимы.

· Для шины ISA кроме частоты (которая должна быть порядка 8 МГц) задают время восстановления для 8- и 16-битных обращений к памяти и вводу выводу. Неустойчивая работа адаптеров может потребовать замедления шины ISA, но в настоящее время понижение ее производительности не сильно отражается на производительности компьютера в целом.

· Для шин ISA и PCI иногда опциями BIOS Setup приходится распределять системные ресурсы (главным образом, линии запросов прерываний).

Основные характеристики рассматриваемых шин приведены в табл. 2.1.

Таблица 2.1. Характеристики шин расширения * Указана теоретическая максимальная пропускная способность. Реальная пропускная способность шины примерно в 2 раза ниже за счет прерываний, регенерации и протокольных процедур.

** Поддержка автоматического конфигурирования спецификацией шины. Для ISA PnP является позднейшей надстройкой, реализуемой средствами адаптеров и программного обеспечения.

2.6.1. Шины ISA, EISA и PC- ISA Bus (Industry Standard Architecture) — шина расширения, применявшаяся с первых моделей PC и ставшая промышленным стандартом. В компьютере XT применялась шина с разрядностью данных 8 бит и адреса — 20 бит. В компьютерах AT шину расширили до 16 бит данных и 24 бит адреса. В таком виде она существует и поныне как самая распространенная шина для периферийных адаптеров. Конструктивно шина выполнена в виде двух щелевых разъемов (слотов) с шагом выводов 2,54 мм (0,1 дюйма), вид которых изображен на рис. 2.23. Подмножество ISA- использует только 62-контактный слот (ряды А, В), в ISA-16 применяется дополнительный 36контактный слот (ряды С, D).

Шина обеспечивает своим абонентам возможность отображения 8- или 16-битных регистров на пространство ввода/вывода и памяти. Диапазон адресов памяти ограничен областью 1 Мбайт, но для шины ISA-16 специальными опциями BIOS Setup может быть разрешено и пространство в области между 15-м и 16-м мегабайтом памяти (правда, при этом компьютер не сможет использовать более Мбайт ОЗУ). Диапазон адресов ввода/вывода сверху ограничен количеством используемых для дешифрации бит адреса, нижняя граница ограничена областью адресов 0—FFh, зарезервированных под устройства системной платы. В PC была принята 10-битная адресация ввода/вывода, при которой линии адреса А[15:10] устройствами игнорировались. Таким образом, диапазон адресов устройств шины ISA ограничивается областью 100h—3FFh, то есть всего 758 адресов 8-битных регистров. На некоторые области этих адресов претендуют и системные устройства. Впоследствии стали применять и 12-битную адресацию (диапазон l00h—FFFh), но при ее использовании всегда необходимо учитывать возможность присутствия на шине и старых 10-битных адаптеров, которые «отзовутся» на адрес с подходящими ему битами А[9:0] во всей допустимой области 12-битного адреса четыре раза.

Рис. 2.23. Слот ISA В распоряжении абонентов шины ISA-8 может быть до 6 линий запросов прерываний IRQх, для ISA-16 их число достигает 11. Заметим, что при конфигурировании BIOS Setup часть из этих запросов могут отобрать устройства системной платы или шина PCI.

Абоненты шины могут использовать до трех 8-битных каналов DMA, а на 16-битной шине могут быть доступными еще три 16-битных канала и один 8-битный, используемый в РС/ХТ для регенерации динамической памяти. Сигналы 16-битных каналов могут использоваться и для получения прямого управления шиной устройством Bus-Master. При этом канал DMA используется для обеспечения арбитража управления шиной, а адаптер Bus-Master формирует все адресные и управляющие сигналы шины, не забывая передать управление шиной процессору не более, чем через 15 микросекунд (чтобы не нарушить регенерацию памяти).

Все перечисленные ресурсы системной шины должны быть бесконфликтно распределены между абонентами. Бесконфликтность подразумевает следующее:

· Каждый абонент должен при операциях чтения управлять шиной данных (выдавать информацию) только по своим адресам или по обращению к используемому им каналу DMA. Области адресов для чтения не должны пересекаться. «Подсматривать» не ему адресованные операции записи не возбраняется.

· Назначенную линию запроса прерывания IRQx или прямого доступа DRQx абонент должен держать на низком уровне в пассивном состоянии и переводить в высокий уровень для активации запроса. Неиспользуемыми линиями запросов абонент управлять не имеет права, они должны быть электрически отключены или подключаться к буферу, находящемуся в третьем состоянии. Одной линией запроса может пользоваться только одно устройство. Такая нелепость (с точки зрения схемотехники ТТЛ) была допущена в первых PC и в дань (жертву) совместимости старательно тиражируется уже много лет.

Задача распределения ресурсов в старых адаптерах решалась с помощью джамперов, затем появились программно конфигурируемые устройства, которые вытесняются автоматически конфигурируемыми платами РnР.

С появлением 32-битных процессоров делались попытки расширения разрядности шины, но все 32-битные шины ISA не являются стандартизованными, кроме шины EISA.

EISA Bus (Extended ISA) — жестко стандартизованное расширение ISA до 32 бит.

Конструктивное исполнение обеспечивает совместимость с ней и обычных ISA-адаптеров (рис. 2.24).

Узкие дополнительные контакты расширения (ряды Е, F, G, Н) расположены между ламелями разъема ISA и ниже ламелей А, В, С, D таким образом, что адаптер ISA, не имеющий дополнительных ключевых прорезей в краевом разъеме, не достает до них. Установка карт EISA в слоты ISA недопустима, поскольку ее специфические цепи попадут на контакты цепей ISA, в результате чего системная плата окажется неработоспособной (к счастью, «без дыма»).

Рис. 2.24. Разъем шины EISA Расширение шины касается не только увеличения разрядности данных и адреса: для режимов EISA используются дополнительные управляющие сигналы, обеспечивающие возможность применения более эффективных режимов передачи. В обычном (не пакетном) режиме передачи за каждую пару тактов может быть передано до 32 бит данных (один такт на фазу адреса, один — на фазу данных). Максимальную производительность шины реализует пакетный режим (Burst Mode) — скоростной режим пересылки пакетов данных без указания текущего адреса внутри пакета. В пакете очередные данные могут передаваться в каждом такте шины, длина пакета может достигать 1024 байт.

Шина предусматривает и более производительные режимы DMA, при которых скорость обмена может достигать 33 Мбайт/с. Линии запросов прерываний допускают разделяемое использование, причем сохраняется и совместимость с ISA-картами: каждая линия запроса может программироваться на чувствительность как по перепаду (как в ISA), так и по низкому уровню. Шина допускает потребление каждой картой расширения мощности до 45 Вт, но это не означает, что мощность блока питания для системной платы на 8 слотов должна быть более 360 Вт — полную мощность, пожалуй, не потребляет ни один из адаптеров.

Многие решения EISA уходят корнями в МСА-шину PS/2. Каждый слот (максимум — 8) и системная плата имеют селективное разрешение адресации ввода/вывода и отдельные линии запроса и подтверждения управления шиной. Арбитраж запросов выполняет устройство ISP (Integrated System Peripheral). Приоритеты (в порядке убывания): регенерация, DMA, CPU, Bus-Master. Обязательной принадлежностью системной платы с шиной EISA является энергонезависимая память конфигурации NVRAM, в которой хранится информация об устройствах EISA для каждого слота. Формат записей стандартизован, для модификации конфигурационной информации применяется специальная утилита ECU (EISA Configuration Utility). Архитектура позволяет при использовании программноконфигурируемых адаптеров автоматически разрешать конфликты использования системных ресурсов программным путем, но в отличие от спецификации PnP EISA не допускает динамического реконфигурирования. Все изменения конфигурации возможны только в режиме конфигурирования, после выхода из которого необходима перезагрузка компьютера. Изолированный доступ к портам ввода/вывода каждой карты во время конфигурирования обеспечивается просто: сигнал AEN, разрешающий декодирование адреса в цикле ввода/вывода, на каждый слот приходит по отдельной линии AENx, в это время программно-управляемой. Таким образом, можно по отдельности обращаться и к обычным картам ISA, но из этого нельзя извлечь особой выгоды, поскольку карты ISA не поддерживают обмена конфигурационной информацией, предусмотренного шиной EISA. На некоторых идеях конфигурирования EISA выросла спецификация PnP для шины ISA (формат конфигурационных записей ESCD во многом напоминает NVRAM EISA).

EISA — дорогая, но оправдывающая себя архитектура, применяющаяся в многозадачных системах, на файл-серверах и везде, где требуется высокоэффективное расширение шины ввода/вывода. Перед шиной PCI у нее есть некоторое преимущество в количестве слотов, которое для одной шины PCI не превышает четырех, а у EISA может достигать восьми.

Назначение контактов слотов шин ISA и EISA приведено в табл. 2.2 и 2.3.

Таблица 2.2. Разъемы шин ISA 8/16 бит, EISA B4: XT=IRQ2, AT=IRQ9.

B8: XT-Card Selected.

E12, E13 - только для Fast EISA.

Символ # после наименования сигнала означает, что активным является низкий уровень.

Таблица 2.3. Дополнительные разъемы шин ISA 16 бит, EISA Сигналы шины ISA имеют корни в шинах Microbus и Multibus, они естественны для периферийных микросхем фирмы Intel семейств 8080 и 80х86/88.

Набор сигналов 8-битной шины ISA предельно прост. Непосредственно к программному обращению к ячейкам памяти и пространства ввода/вывода относятся следующие сигналы:

· Data [7:0] — шина данных.

· Addr [19:0] — шина адреса.

· AEN — разрешение адресации портов (запрещает ложную дешифрацию адреса в цикле DMA).

· IOWR# — запись в порт.

· IORD# — чтение порта.

· SmemWR# — запись в память (в диапазоне адресов 0-FFFFFh).

· SmemRD# — чтение памяти (в диапазоне адресов 0-FFFFFh).

К сигналам запросов прерывания и каналам прямого доступа к памяти относятся следующие:

· IRQ 2/9, IRQ [3:7] — запросы прерываний. Положительный перепад сигнала вызывает запрос аппаратного прерывания. Для идентификации источника высокий уровень должен сохраняться до подтверждения прерывания процессором, что затрудняет разделяемое использование линий запроса.

Линия IRQ2/9 в шинах XT вызывает аппаратное прерывание с номером 2, а в AT — с номером 9.

· DRQ [1:3] — запросы 8-битных каналов DMA (положительным перепадом).

· DACK [1:3]# — подтверждение запросов 8-битных каналов DMA.

· ТС — признак завершения счетчика циклов DMA.

Шина имеет и несколько служебных сигналов синхронизации, сброса, регенерации памяти, установленной на адаптерах:

· IOCHRDY — готовность устройства, низкий уровень удлиняет текущий цикл (не более 15 мкс).

· BALE — разрешение защелки адреса. После его спада в каждом цикле процессора линии Addr 0гарантированно содержат действительный адрес.

· Refr# — цикл регенерации памяти (в XT он называется DACK 0#). Сигнал появляется каждые мкс, при этом шина адреса указывает на очередную регенерируемую строку памяти.

· IOCHK — контроль канала, низкий уровень вызывает NMI CPU (разрешение и индикация в системных портах 061h, 062h).

· Reset — сигнал аппаратного сброса (активный уровень — высокий).

· Bclock — синхронизация шины с частотой около 8 МГц. Периферийные устройства могут и не использовать этот сигнал, работая только по управляющим сигналам записи и чтения.

· Osc — несинхронизированная с шиной частота 14,431818 МГц (использовалась старыми дисплейными адаптерами).

Кроме логических сигналов шина имеет контакты для разводки питания +5, -5, +12 и -12 В.

Дополнительный разъем, расширяющий шину до 16-битной, содержит дополнительные линии данных, адреса, запросов прерываний и каналов прямого доступа:

· Data [15:8] — шина данных.

· SBHE — признак наличия данных на линиях Data [15:8].

· LA [23:17] — нефиксированные сигналы адреса, требующие защелкивания по спаду сигнала BALE. Такой способ подачи адреса позволяет сократить задержку и схемам дешифратора адреса памяти плат расширения начинать декодирование несколько раньше спада BALE.

· IRQ [10:12], IRQ[14:15] — дополнительные запросы прерываний.

· DRQ [5:7] — запросы 16-битных каналов DMA (положительным перепадом).

· DACK [5:7]# — подтверждение запросов 16-битных каналов DMA.

С переключением разрядности данных связаны сигналы:

· MCS16# — адресуемое устройство поддерживает 16-битные обращения к памяти.

· IOCSl6# — адресуемое устройство поддерживает 16-битные обращения к портам.

К новым управляющим сигналам относятся следующие:

· MemWR# — запись в память в любой области до 16 Мбайт.

· MemRD# — чтение памяти в любой области до 16 Мбайт.

· OWS# — сигнал от устройства, разрешающий системной плате укоротить текущий цикл (устранить такты ожидания).

· Master# — запрос от устройства, использующего 16-битный канал DMA на управление шиной.

При получении подтверждения DACK [5:7] Bus-Master может захватить шину (не более чем на мкс).

Временные диаграммы циклов шины ISA.

Программный обмен. В обычном программном обмене (PIO) для пересылки блока байт данных, например из порта в память (инструкция REP INSB), происходят следующие события:

· Процессор генерирует шинный цикл чтения порта, выставляя адрес его порта и формируя сигнал IORD#. Данные из порта считываются процессором во внутренний шинный буфер.

· Процессор генерирует шинный цикл записи в память, выставляя адрес ячейки и формируя сигнал MEMWR#. Данные из внутреннего шинного буфера записываются в память.

· Эти шаги автоматически повторяются с изменением адреса памяти. Количество повторов определяется содержимым регистра СХ, направление изменения адреса (инкремент-декремент) — флагом DF. Во время передачи всего блока процессор занят.

Обобщенные временные диаграммы циклов чтения или записи памяти или ввода/вывода приведены на рис. 2.25. Здесь условный сигнал CMD* изображает один из сигналов:

· SMEMRD#, MEMRD# - в цикле чтения памяти;

· SMEMWR#, MEMWR# - в цикле записи памяти;

· IORD# - в цикле чтения порта ввода/вывода;

· IOWR# - в цикле записи порта ввода/вывода.

Сигнал BCLC соответствует сигналу Bclock, сигналы SA(19: 0) – сигналам Addr (19: 0) а сигналы SD(15 : 0) – сигналам Data(15 : 0).

В каждом из рассматриваемых циклов активными (с низким уровнем) могут быть только сигналы (сигнал) лишь из одной строки данного списка. (В циклах прямого доступа к памяти это правило не соблюдается.) По адресованному ему спаду сигнала чтения устройство должно выдать на шину данных содержимое адресуемой ячейки и удерживать его, пока не произойдет подъем данного сигнала. Во время циклов записи процессор выставляет действительные данные несколько позже начала (спада) сигнала записи, и устройство должно для себя фиксировать эти данные в конце цикла по подъему сигнала записи. Обращение к портам ввода/вывода отличается тем, что сигналы LA[32:17] не используются.

Рис. 2.25. Временные диаграммы циклов чтения или записи на шине ISA Минимальная длительность цикла определяется чипсетом и может программироваться опциями BIOS Setup через количества тактов ожидания. При этом циклы обращения к памяти обычно короче циклов обращения к портам ввода/вывода. В шине AT для управления минимальной длительностью цикла используются и сигналы управления разрядностью передач: если устройство поддерживает 16битные передачи, то подразумевается, что оно проектировалось уже не для тихоходной XT и может работать с меньшим количеством тактов ожидания. Этим объясняется, что в Setup длительности циклов ISA задаются раздельно как для памяти и ввода/вывода, так и для 8- и 16-битных операций этих типов.

Если устройство не вписывается в заданные циклы, оно может вводить дополнительные такты ожидания, используя сигнал IOCHRDY, но при этом недопустимо удлинять цикл более, чем на микросекунд.

Прямой доступ к памяти. В режиме прямого доступа к памяти процессор инициализирует контроллер прямого доступа к памяти — задает начальный адрес, число циклов и режим обмена, после чего освобождается. Сам обмен производит контроллер и выполняет его несколько иначе, чем прцессор. Контроллер имеет несколько каналов. Для интерфейса периферийного устройства каждый канал представляется парой сигналов: запрос обмена — DRQx и подтверждение обмена — DACKx#.

При операциях по каналу DMA адрес порта не фигурирует, а используется только пара сигналов, соответствующая номеру канала. Цикл передачи блока байт в память будет выглядеть следующим образом (рис. 2.26):

· По сигналу DRQx контроллер запрашивает управление шиной и дожидается его предоставления процессором (и другими контроллерами шины).

· Контроллер выставляет адрес ячейки памяти и формирует в одном цикле шины сигналы IORD#, DACKx# и MEMWR#. Сигнал DACKx# указывает на то, что операция выполняется для канала «х», a IORD# указывает на направление в канале (для пересылки из памяти в канал использовался бы сигнал IOWR#). Чтобы по сигналу IORD# не было ложного чтения (а по IOWR# — ложной записи) порта ввода/вывода, адрес которого совпадает с адресом памяти, присутствующим в цикле DMA, контроллер высоким уровнем сигнала AEN запрещает портам дешифрацию адреса. Байт, считанный из канала, в том же цикле шины записывается в ячейку памяти.

· Контроллер модифицирует счетчик адреса и повторяет эти шаги для каждого следующего сигнала DRQx, пока не будет исчерпан счетчик циклов.

· В последнем цикле обмена контроллер формирует общий сигнал окончания ТС (Terminate Count), который может быть использован устройством для формирования сигнала аппаратного прерывания.

Обратная пересылка отличается только тем, что используются сигналы IOWR# и MEMRD#.

Здесь так же, как и в программном цикле обмена возможен асинхронный обмен (удлиненный цикл) с использованием сигнала I/OCHRDY.

Как видно из описания, здесь процессор при обмене занят только инициализацией контроллера, которая сводится к записи в его регистры нескольких байт. После этого обменом заняты только системная шина и контроллер. Если выбранный режим обмена не занимает всей пропускной способности шины, то во время операций DMA процессор может продолжать работу.

Рис..2.26 Цикл обмена в режиме DMA Одной из особенностей магистрали ISA является необходимость проведения регенерации динамической памяти компьютера с помощью специальных циклов регенерации на магистрали.

Временная диаграмма цикла регенерации показана на рис. 2.27. Эти циклы выполняет входящий в состав материнской платы компьютера контроллер регенерации, который должен для этого получать управление магистралью каждые 15 микросекунд. В PC/XT для этой цели выделялся нулевой канал DMA и в качестве сигнала регеннерации использовался сигнал DACK0#. В PC/AT (шина ISA-16) этот сигнал был заменен на сигнал -REFRESH (Refr#) а сигналы нулевого канала DMA выведены на дополнительный разъем (контакты D8 и D9). Во время цикла регенерации производится чтение одной из 256 ячеек памяти (для адресации используются только восемь младших разрядов адреса SA0...SA7).

При этом читаемая информация нигде не используется, то есть это цикл псевдочтения. Проведение 256 циклов регенерации, то есть псевдочтения из 256 последовательных адресов ОЗУ, обеспечивает полное освежение информации в ОЗУ и ее непрерывное сохранение. Если по каким-то причинам цикл регенерации не производится вовремя, то возможна утеря информации в ОЗУ.

Рис. 2.27. Временные диаграммы циклов регенерации (Т — период сигнала SYSCLK (Bclock); все временные интервалы в наносекундах для частоты 8 мГц); знак “-“ перед сигналом означает, что активным является низкий уровень сигнала.

Цикл регенерации включает в себя выставление сигналов -REFRESH, адреса SA0...SA7 и -MEMR. В случае необходимости может использоваться сигнал I/OCHRDY.

Для шин ISA ряд фирм выпускает карты-прототипы (Prototype Card), представляющие собой печатные платы полного или уменьшенного формата с крепежной скобой. На платах установлены обязательные интерфейсные цепи — буфер данных, дешифратор адреса и некоторые другие.

Остальная часть платы свободна, и здесь разработчик может разместить макетный вариант своего устройства. Эти платы удобны для макетной проверки нового изделия, а также для монтажа единичных экземпляров устройства, когда разработка и изготовление печатной платы нерентабельно.

Шина EISA позволяет своим абонентам работать как в режиме ISA, так и в новых режимах EISA. Из сигналов ISA используются линии шин адреса и данных с расширением их до 32 бит, сигналы прерываний и прямого доступа к памяти и синхронизации. Для своих циклов обмена EISA использует собственный набор управляющих сигналов с обязательной синхронизацией по сигналу BCLK. Сигналы IORD# и IOWR# при обращении к EISA-портам не используются. Вместо них используются альтернативные сигналы обращения М/IO# и W/R#. В EISA-циклах не используется и сигнал SBHE, а используются сигналы разрешения байт ВЕ[3:0]. Вместо общего сигнала AEN каждый слот имеет собственный сигнал AENx. К сигналам расширения шины до EISA относятся следующие:

· LA [23:16] — опережающие сигналы адреса, требующие защелкивания по спаду сигнала BALE.

· LA [31:24]# — аналогично LA [2:23], но с инверсией.

· ВЕ[3:0]# — индикаторы действительности данных в байтах 0-3 при EISA-цикле.

· M/IO# — обращение к памяти (1) или портам (0) EISA.

· W/R# - запись (1) или чтение (0) EISA.

· ЕХ1б#, ЕХ32# — индикаторы разрядности ресурсов.

· SLBURST# — адресуемое устройство поддерживает пакетный режим обмена.

· MSBURST# — уведомление устройства, подавшего сигнал SLBURST, о намерении инициировать пакетный обмен.

· LOCK# — обеспечение исключительного права доступа активного EISA Bus-Master к памяти или портам.

· EXRDY — готовность EISA-устройства, аналогично сигналу IOCHRDCY.

· STARTS — отмечает начало цикла EISA-доступа. Во время действия этого сигнала фиксируется адрес и определяется тип обращения.

· CMD# — задает временные параметры цикла, действует после сигнала STARTS.

· MREQx# — EISA Bus-Master слота «x» запрашивает управление шиной.

· МАКх# — EISA Bus-Master слота «х» получает управление шиной от арбитра.

Временные диаграммы одиночных и пакетных циклов обмена по шине EISA приведены на рис.

2.28 и 2.29. Обратим внимание на то, что действительные значения сигналов должны фиксироваться по положительному перепаду BCLK, a готовность проверяется по его отрицательному перепаду.

Рис. 2.28. Временные диаграммы одиночных циклов на шине EISA Обычно в персональных компьютерах разъемы шины расширения устанавливают на системную плату, на которой расположены основные узлы компьютера. Для компьютеров инструментального и промышленного назначения такое решение не подходит, по ряду причин здесь удобнее использовать модули, соединяемые пассивной объединяющей платой. Самое простое решение для создания такого конструктива заключалось в использовании стандартной шины и карты ISA (половинной или полноразмерной). Все компоненты с традиционной системной платы перенесли на карту ISA, получив одноплатный компьютер, называемый микро-РС (mPC — microPC). На такой карте содержится процессор, память, графический адаптер, контроллеры портов и дисковые интерфейсы, иногда на нее же ухитряются поместить и дополнительные контроллеры цифрового и аналогового ввода/вывода.

Для подключения к модулям (картам) расширения используют пассивную кросс-плату с обычными разъемами ISA. Если требуется более высокопроизводительный канал, используют и шину PCI. При этом на плате системного контроллера (microPC) присутствуют два краевых разъема — ISA на обычном месте и PCI примерно на том месте, где располагался разъем VLB. Кросс-плата для таких систем становится неоднородной — у нее часть слотов имеет разъемы PCI, другая часть — ISA, расположенные на обычных местах, а место для системного контроллера оборудовано обоими разъемами.

Рис. 2.29. Временные диаграммы пакетных циклов на шине EISA Логически эквивалентной шине ISA является шина PC-104, предназначенная для построения небольших встраиваемых контроллеров. В ее названии присутствует число контактов коннектора, на который выводятся сигналы шины ISA. От обычной шины ISA PC-104 отличается только типом коннектора и нагрузочными характеристиками линий. Основой контроллера является mРС с разъемом (розеткой) PC-104. Если требуется подключение платы расширения, она своим разъемом PC- (вилкой) вставляется в плату контроллера. Кроме вилки на плате расширения имеется и розетка PCконнектор двусторонний), так что можно собирать «бутерброд» из нескольких плат. Если плат более трех, то сверху «бутерброда» устанавливают терминатор. Для фиксации плат стандартизовано расположение крепежных отверстий, и платы скрепляются несущими стоечками (длинными винтами со втулками). Конечно, такой конструктив удобен только для небольших систем с двумя-тремя платами, для которых он и предназначается.

Электрические характеристики линий ISA Стандарт магистрали определяет требования к входным и выходным токам приемников и источников сигнала каждой из плат расширения. Несоблюдение этих требований может нарушить функционирование всего компьютера и даже вывести его из строя.

Выходные каскады передатчиков магистральных сигналов УС должны выдавать ток низкого уровня не меньше 24 мА (это относится ко всем типам выходных каскадов), а ток высокого уровня— не меньше 3 мА (для выходов с тремя состояниями и ТТЛ).

Входные каскады приемников магистральных сигналов должны потреблять входной ток низкого уровня не больше 0,8 мА, а входной ток высокого уровня — не больше 0,04 мА.

Кроме этого необходимо учитывать, что максимальная длина печатного проводника от контакта магистрального разъема до вывода микросхемы не должна превышать 65 миллиметров, а максимальная емкость относительно земли по каждому контакту магистрального разъема не должна быть больше 20 пФ.

К некоторым линиям магистрали подключены нагрузочные резисторы, идущие на шину питания +5 В. К линиям IORD#, IOWR#, MemRD#, MemWR#, SMemRD#, SMemWR#, I/OСНК подключены резисторы 4,7 кОм, к линиям -I/OCS16#, MCS16#, REFRESH#, MASTER#, OWS# - 300 Ом, а к линии I/OСНRDY — 1 кОм. Кроме того к некоторым линиям магистрали подключены последовательные резисторы: к линиям IORD#, IOWR#, MemRD#, MemWR#, SMemRD#, SMemWR#, и Osc - резисторы номиналом 22 Ом, а к линии SYSCLK (Bclock) — 27 Ом.

2.6.2. Шина МСА МСА (Micro Channel Architecture) — микроканальная архитектура — была введена в пику конкурентам фирмой IBM для своих компьютеров PS/2, начиная с модели 50. Шина МСА абсолютно несовместима с ISA/EISA и другими адаптерами. Состав управляющих сигналов, протокол и архитектура ориентированы на асинхронное функционирование шины и процессора, что снимает проблемы согласования скоростей процессора и периферийных устройств. Адаптеры МСА широко используют Bus-Mastering, все запросы идут через устройство САСР (Central Arbitration Control Point).

Приоритеты (в порядке убывания): регенерация, DMA, Bus-Master, CPU (только по NMI он получает управление немедленно). Архитектура позволяет эффективно и автоматически конфигурировать все устройства программным путем (в МСА PS/2 нет ни одного переключателя).

Слоты МСА имеют контакты с шагом 0,05 дюйма, их состав на системной плате зависит от модели компьютера.

16-битный слот (рис. 2.30, а) использует контакты А1/В1-А45/В45 для 8-битных операций и А48/В48-А58/В58 для 16-битных. Пропущенные номера 46, 47 — ключ для всех слотов.

32-битный слот (рис. 2.30, б) имеет удлиненную вторую секцию с контактами А48/В48-А89/В89.

Перед контактами А1/В1 возможно одно из двух расширений за счет удлинения первой секции (рис. 2.30 б):

АМ1/ВМ1-АМ4/ВМ4 — для плат расширения памяти;

Рис. 2.30. Слоты МСА: а — 16-битный, б — 32-битный, в — 16-битный с расширением AV1/BV1-AV10/BV10 — для плат видеоадаптеров, позволяет использовать общие цепи встроенного в системную плату VGA-адаптера, теоретически удешевляя расширение видеосистемы.

По составу сигналов видеорасширение близко к разъему VGA Auxiliary Video Connector или VESA Feature Connector.

При всей прогрессивности архитектуры (относительно ISA) шина МСА не пользуется популярностью из-за узости круга производителей МСА-устройств и полной их несовместимости с массовыми ISA-системами. Однако МСА еще находит применение в мощных файл-серверах, где требуется обеспечение высоконадежного производительного ввода/вывода.

2.6.3. Локальная шина VLB Шины ввода/вывода ISA, MCA, EISA имеют низкую производительность, обусловленную их местом в структуре PC. Современные приложения (особенно графические) требуют существенного повышения пропускной способности, которое могут обеспечить современные процессоры. Одним из решений проблемы повышения пропускной способности было применение в качестве шины подключения периферийных устройств локальной шины процессора 486. Шину процессора использовали как место подключения встроенной периферии системной платы (контроллер дисков, графического адаптера).

VLB (VESA Local Bus) — стандартизованная 32-битная локальная шина, практически представляет собой сигналы локальной шины процессора 486, выведенные на дополнительные разъемы системной платы. Шина сильно ориентирована на 486 процессор, хотя возможно ее использование и с процессорами класса 386. Для процессоров Pentium была принята спецификация 2.0, в которой разрядность шины данных увеличена до 64, но распространения не получила.

Аппаратные преобразователи шины новых процессоров в шину VLB, будучи искусственными «наростами» на шинной архитектуре, не прижились, и VLB дальнейшего развития не получила.

Конструктивно VLB-слот аналогичен 16-битному обычному МСА-слоту, но является расширением системного слота шины ISA-16, EISA или МСА, располагаясь позади него вблизи от процессора. Из-за ограниченной нагрузочной способности шины процессора больше трех слотов VLB на системной плате не устанавливают. Максимальная тактовая частота шины — 66 МГц, хотя надежнее шина работает на частоте 33 МГц. При этом декларируется пиковая пропускная способность 132 Мбайт/с (33 МГц4 байта), но она достигается только внутри пакетного цикла во время передач данных. Реально в пакетном цикле передача 44 = 16 байт данных требует 5 тактов шины, так что даже в пакетном режиме пропускная способность составляет 105,6 Мбайт/с, а в обычном режиме (такт на фазу адреса и такт на фазу данных) — всего 66 Мбайт/с, хотя это и значительно больше, чем у ISA.

Жесткие требования к временным характеристикам процессорной шины при большой нагрузке (в том числе, и микросхемами внешнего кэша) могут привести к неустойчивой работе: все три VLB-слота могут использоваться только на частоте 40 МГц, при нагруженной системной плате на 50 МГц может работать только один слот. Шина в принципе допускает и применение активных (Bus-Master) адаптеров, но арбитраж запросов возлагается на сами адаптеры. Обычно шина допускает установку не более двух Bus-Master адаптеров, один из которых устанавливается в «Master»-слот.

Шину VLB обычно использовали для подключения графического адаптера и контроллера дисков.

Иногда встречаются системные платы, у которых в описании указано, что они имеют встроенный графический и дисковый адаптер с шиной VLB, но самих слотов VLB нет. Это означает, что на плате установлены микросхемы указанных адаптеров, предназначенные для подключения к шине VLB.

Такая неявная шина по производительности, естественно, не уступает шине с явными слотами. С точки зрения надежности и совместимости это даже лучше, поскольку проблемы совместимости карт и системных плат для шины VLB стоят особенно остро.

2.6.4. Шина РСI PCI (Peripheral Component Interconnect) local bus — шина соединения периферийных компонентов. Называясь локальной, эта шина занимает особое место в современной РС-архитектуре (mezzanine bus), являясь мостом между системной шиной процессора (локальной шиной) и шиной ввода/вывода ISA/EISA или МСА. Эта шина разрабатывалась в расчете на Pentium-системы, но хорошо сочетается и с 486 процессорами, а также с процессорами серий, отличных от Intel x86. Шина PCI является четко стандартизованной высокопроизводительной и надежной шиной расширения ввода-вывода. В настоящее время действует спецификация PCI-2.1.

При частоте шины 20-33 МГц теоретическая максимальная скорость достигает 132/264 Мбайт/с для 32/64 бит.

Шина является синхронной — фиксация всех сигналов выполняется по положительному перепаду (фронту) сигнала CLK. Версия 2.1 допускает частоту до 66 МГц при согласии всех абонентов шины. В каждой транзакции (обмене по шине) участвуют два устройства — инициатор обмена (Initiator или Master) и целевое устройство (Target или Slave).

Шина PCI все транзакции трактует как пакетные: каждая транзакция начинается фазой (циклом) адреса, за которой может следовать одна или несколько фаз данных. Для адреса и данных используются общие мультиплексированные линии AD. Четыре мультиплексированные линии С/ВЕ[3:0] используются для кодирования команд в фазе адреса и разрешения байт в фазе данных. В начале транзакции инициатор активизирует сигнал FRAME#, по шине AD передает целевой адрес, а по линиям С/ВЕ# информацию о типе транзакции (команде). Адресованное целевое устройство отзывается сигналом DEVSEL#, после чего инициатор может указать на свою готовность к обмену данными сигналом IRDY#. Когда к обмену данными будет готово и целевое устройство, оно установит сигнал TRDY#. Данные по шине AD могут передаваться только при одновременном наличии сигналов IRDY# и TRDY#. С помощью этих сигналов инициатор и целевое устройство согласуют свои скорости, вводя такты ожидания. На рис. 2.31 приведена временная диаграмма обмена, в которой и инициатор, и целевое устройство вводят такты ожидания. Если бы они оба ввели сигналы готовности в конце фазы адреса и не снимали их до конца обмена, то в каждом такте после фазы адреса передавались бы по 32 бита данных, что и обеспечило бы выход на предельную производительность обмена.

Рис. 2.31. Цикл обмена на шине PCI Количество фаз (циклов) данных в пакете заранее не определено, но перед последним циклом инициатор обмена при введенном сигнале IRDY# снимает сигнал FRAME#. После последней фазы данных инициатор снимает сигнал IRDY# и шина переходит в состояние покоя (PCI Idle) — оба сигнала FRAME# и IRDY# находятся в пассивном состоянии. Максимальное количество циклов данных в пакете может быть неявно ограничено таймером, определяющим максимальное время, в течение которого инициатор может пользоваться шиной. Инициатор завершает транзакцию по одной из трех причин:

· Нормальное завершение выполняется по окончании обмена данными.

· Завершение по тайм-ауту (Time-out) происходит, когда во время транзакции у инициатора отбирают право на управление шиной (снятием сигнала GNT#) или когда истекает время, указанное в его таймере MLT (целевое устройство слишком медленное или начатая транзакция слишком длинная).

· Транзакция отвергается (Abort), когда в течение заданного времени инициатор не получает ответа целевого устройства (DEVSEL#).

Транзакция может быть прекращена и по инициативе целевого устройства, для этого оно может ввести сигнал STOP#. Возможны три основных типа прекращения:

· Отключение (Disconnect) — сигнал STOP# вводится во время активности TRDY#. В этом случае транзакция завершается после фазы данных.

· Отключение с повтором (Disconnect/Retry) — сигнал STOP# вводится при пассивном состоянии TRDY#, и последняя фаза данных отсутствует. Такое завершение является указанием инициатору на необходимость повтора транзакции.

· Отказ (Abort) — сигнал STOP# вводится одновременно со снятием DEVSEL# (в предыдущих случаях во время появление сигнала STOP# сигнал DEVSEL# был активен). В этом случае последняя фаза данных тоже отсутствует, но повтор не запрашивается.

Протокол квитирования обеспечивает надежность обмена — инициатор всегда получает информацию об отработке транзакции целевым устройством. Средством повышения надежности (достоверности) является применение контроля паритета: линии AD[31:0] и С/ВЕ#[3:0] и в фазе адреса, и в фазе данных защищены битом паритета PAR (количество единичных бит этих линий, включая PAR, должно быть четным). Действительное значение PAR появляется на шине с задержкой в один такт относительно линий АD и С/ВЕ#. При обнаружении ошибки целевым устройством со сдвигом еще на один такт вырабатывается сигнал PERR#. В подсчете паритета при передаче данных учитываются все байты, включая и недействительные (отмеченные высоким уровнем сигнала C/BE#i).

Состояние бит и недействительных байт данных должно оставаться стабильным во время фазы данных.

Арбитражем запросов на использование шины занимается специальный функциональный узел, входящий в состав чипсета системной платы. Каждое устройство-инициатор имеет пару сигналов — REQ# для запроса на управление шиной и GNT# — подтверждение предоставления управления шиной. Схема приоритетов (фиксированный, циклический, комбинированный) определяется программированием арбитра.

Каждое устройство — потенциальный инициатор обмена (PCI Master) имеет собственный программируемый таймер MLT (Master Latency Timer), определяющий максимальное количество тактов шины, допустимое для одной транзакции. Программированием его значения при конфигурировании устройств осуществляется распределение полосы пропускания шины между абонентами шины.

Каждое целевое устройство имеет инкрементный механизм слежения за длительностью циклов (Incremental Latency Mechanism), который не позволяет интервалу между соседними фазами данных в пакете превышать 8 тактов шины. Если целевое устройство не успевает работать в таком темпе, оно обязано останавливать транзакцию.

Адресация памяти, портов и конфигурационных регистров различна. Байты шины AD, несущие действительную информацию, выбираются сигналами С/ВЕ[3:0] в фазах данных (внутри пакета эти сигналы могут менять состояние). В циклах обращения к памяти адрес, выровненный по границе двойного слова, передается по линиям AD[31:2], линии AD[1:0] задают порядок чередования адресов в пакете:

· 00 — линейное инкрементирование;

· 01 — чередование адресов с учетом длины строки кэш-памяти ;

· lx — зарезервировано.

В циклах обращения к портам ввода/вывода для адресации любого байта используются все линии AD[31:0]. В циклах конфигурационной записи/считывания устройство выбирается индивидуальным сигналом IDSEL#, конфигурационные регистры выбираются двойными словами, используя линии AD[7:2], при этом AD[1:0]=00. Сигнал выборки IDSEL# воспринимается абонентом PCI только в фазе адреса, поэтому обычно в качестве него используют старшие биты адреса с позиционным кодированием адреса устройства.

Команды шины PCI определяются значениями бит С/ВЕ# в фазе адреса в соответствии с таблицей 2.4.

В команде подтверждение прерывания контроллер прерываний передает вектор прерывания по шине AD.

Специальный цикл декодируется содержимым линий AD[15:0] и используется для указания на отключение (Shutdown), останов (Halt) процессора или специфические функции процессора, связанные с кэшем и трассировкой. Этим состояниям соответствуют коды 0000, 0001 и 0002; коды 0003-FFFFh зарезервированы.

Таблица 2.4. Декодирование команд шины PCI 0000 Interrupt Acknowledge — подтверждение прерывания 1010 Configuration Read — конфигурационное считывание 1011 Configuration Write — конфигурационная запись 1100 Multiple Memory Read — множественное чтение памяти В командах чтения и записи ввода/вывода линии AD содержат адрес байта, причем декодированию подлежат и биты AD0 и AD1 (несмотря на то, что имеются сигналы ВЕх#). Порты PCI могут быть 8- или 16-битными. Для адресации портов на шине PCI доступны все 32 бита адреса, но процессоры х86 могут использовать только младшие 16 бит. Кроме того, на адресное пространство PCI влияет и 10-битное декодирование адреса, принятое в традиционной шине ISA, в результате чего каждый адрес порта на шине ISA имеет 64 псевдонима, смещенных друг от друга на 1 К. Порты с адресами 0CF8 и 0CFC зарезервированы под регистры адреса и данных для доступа к конфигурационному пространству. Обращение к порту данных приведет к генерации шинного цикла конфигурационного чтения или записи по предварительно записанному адресу.

В командах чтения и записи памяти шина AD содержит адреса двойных слов, и линии AD0, AD не должны декодироваться — на конкретные байты указывают сигналы С/ВЕ[3:0]#.

Команды конфигурационного чтения и записи адресуются к конфигурационному пространству и обеспечивают доступ к 256-байтным структурам. Обращение идет двойными словами. Структура содержит идентификатор устройства и производителя, состояние и команду, информацию об используемых ресурсах и ограничения на использование шины.

Множественное чтение памяти используется для чтения больших блоков памяти без кэширования.

Двухадресный цикл применяется, когда физическая шина имеет всего 32 бита адреса, а требуется передача с 64-битной адресацией. В этом случае младшие 32 бита адреса передаются в цикле данного типа, а за ним следует обычный цикл, определяющий тип обмена и несущий старшие 32 бита адреса.

Шина PCI допускает 64-битную адресацию и портов ввода/вывода, правда, для процессоров х86 это бесполезно, но есть и другие процессоры и платформы, использующие PCI.

Чтение строки памяти используется для чтения более чем двух 32-битных блоков данных (обычно чтение до конца строки кэша). В таком случае этот цикл обеспечивает обмен, более эффективный, чем цепочка обычных пакетных чтений.

Запись с инвалидацией применяется при передачи как минимум одной строки кэша и позволяет обновлять содержимое основной памяти, экономя циклы обратной записи.

Слоты PCI с шагом 0,05 дюйма расположены несколько дальше от задней панели, чем ISA/EISAMCA. В отличие от адаптеров остальных шин, компоненты карт PCI расположены на левой поверхности плат. По этой причине в PC-совместимых компьютерах крайний PCI-слот обычно разделяет использование посадочного места адаптера с соседним ISA-слотом (Shared slot). Шина имеет версии с питанием 5 В, 3,3 В и универсальную (с переключением линий +V I/O с 5 В на 3,3 В).

Ключами являются пропущенные ряды контактов 12, 13 и 50, 51. Для 5-В слота ключ расположен на месте контактов 50, 51; для 3-В — 12, 13; для универсального — два ключа: 12, 13 и 50, 51. Ключи не позволяют установить карту в слот с неподходящим напряжением питания. 32-битный слот заканчивается контактами А62/В62, 64-битный — А94/В94. Назначение выводов универсального разъема приведено в табл. 2.5, назначение сигналов — в табл. 2.6..

Таблица 2.5. Разъемы шины PCI Сигнал M66EN определен только начиная с PCI 2.1.

Таблица 2.6. Сигналы шины PCI Сигнал Назначение AD[31:0] Address/Data — мультиплексированная шина адреса/данных. Адрес передается в начале транзакции, в последующих тактах передаются данные С/ВЕ[3:0]# Command/Byte Enable — команда/разрешение обращения к байтам. Команда, определяющая тип очередного цикла шины (чтение/запись памяти, ввод/вывод или конфигурационное чтение-запись, подтверждение прерывания и другие), задается FRAME# Кадр. Введением сигнала отмечается начало транзакции (фаза адреса), снятие сигнала указывает на то, что последующий цикл передачи данных является последним в транзакции DEVSEL# Device Select — устройство выбрано (ответ целевого устройства на адресованную IRDY# Initiator Ready — готовность инициатора к обмену данными TRDY# Target Ready — готовность целевого устройства к обмену данными STOP# Запрос целевого устройства к инициатору на останов текущей транзакции LOCK# Используется для установки, обслуживания и освобождения захвата ресурса на REQ[3:0]# Request — запрос от PCI-мастера на захват шины (для слотов 3:0) GNT[3:0]# Grant — предоставление мастеру управления шиной PAR Parity — общий бит паритета для линий AD[31:0] и С/ВЕ[ЗЮ] PERR# ParityError — сигнал об ошибке паритета (от устройства, ее обнаружившего) RST# Reset — сброс всех регистров в начальное состояние IDSEL# Initialization Device Select — выбор устройства в циклах конфигурационного SERR System Error — системная ошибка, активизируется любым устройством PCI и REQ64# Request 64 bit — запрос на 64-битный обмен АСК64# Подтверждение 64-битного обмена INTRA# Interrupt А, В, С, D — линии запросов прерывания, циклически сдвигаются в INTRB# слотах и направляются на доступные линии IRQ. Запрос по низкому уровню INTRC# допускает разделяемое использование линий INTRD# CLK Clock — тактовая частота шины, должна лежать в пределах 20—33 МГц, в PCI 2. M66EN 66MHzEnable — разрешение частоты синхронизации до 66 МГц, если все SDONE Snoop Done — сигнал завершенности цикла слежения для текущей транзакции.

Низкий уровень указывает на незавершенность цикла слежения за когерентностью памяти и кэша. Необязательный сигнал, используется только абонентами шины с SBO# Snoop Backoff — попадание текущего обращения к памяти абонента шины в модифицированную строку кэша. Необязательный сигнал, используется только абонентами шины с кэшируемой памятью при алгоритме обратной записи (WB) TCK Test Clock — синхронизация тестового интерфейса JTAG TDI Test Data Input — входные данные тестового интерфейса JTAG TDO Test Data Output — выходные данные тестового интерфейса JTAG TMS Test Mode Select — выбор режима для тестового интерфейса JTAG TRST Test Logic Reset — сброс тестовой логики На одной шине PCI может быть не более четырех устройств (следовательно, и слотов). Для подключения шины PCI к другим шинам применяются специальные аппаратные средства — мосты шины PCI (PCI Bridge). Главный мост (Host Bridge) используется для подключения PCI к системной шине (шине процессора или процессоров). Одноранговый мост (Peer-to-Peer Bridge) используется для соединения двух шин PCI. Две и более шины PCI применяются в мощных серверных платформах — дополнительные шины PCI позволяют увеличить количество подключаемых устройств. Для подключения шин ISA/EISA используются специальные мосты, входящие в чипсеты большинства системных плат. Каждый мост программируется — ему указываются диапазоны адресов пространств памяти и ввода/вывода, отведенные абонентам его шин. Если адрес целевого устройства текущей транзакции на одной шине (стороне) моста относится к шине противоположной стороны, мост перенаправляет транзакцию на соответствующую шину и выполняет действия по согласованию протоколов этих шин. Таким образом, совокупность мостов, расположенных вокруг шины PCI, выполняет маршрутизацию (routing) обращений по всем связанным шинам. В общем случае считается, что устройство с конкретным адресом может присутствовать только на одной из шин данного компьютера, а на каком именно, «знают» запрограммированные мосты. Решать задачу маршрутизации призван и сигнал DEVSEL#, играющий важную роль в протоколе шины PCI. Обращения, не востребованные абонентами PCI, обычно перенаправляются на шину (E)ISA.

Одной из особенностей компьютеров с шиной PCI и ее системой мостов является возможность выполнения обмена данными между процессором и памятью одновременно с обменами между другими абонентами шины PCI — Concurrent PCI Transferring. Однако эта возможность реализуется не всеми чипсетами (в описаниях она всегда специально подчеркивается), а обычными абонентами шины (графические карты, контроллеры дисков и т. п.) используется редко.

С мостами PCI/(E)ISA связано понятие VGA Palette Snooping, которое обеспечивает исключение из правила однозначной маршрутизации обращений. Графическая карта в компьютере с шиной PCI обычно устанавливается на шину PCI. На карте VGA имеются регистры палитр (Palette Registers), приписанные к пространству ввода/вывода. Если графическая система содержит еще и карту смешивания сигналов графического адаптера с сигналом «живого видео», перехватывая двоичную информацию о цвете текущего пиксела по шине VESA Feature Connector (снимаемую до регистра палитр), цветовая гамма будет определяться регистром палитр, размещенным на этой дополнительной карте. Именно здесь и возникает ситуация, когда операция записи в регистр палитр должна отрабатываться одновременно и в графическом адаптере (на шине PCI), и в карте видеорасширения, которая часто размещается на шине ISA. Для обеспечения этой возможности в BIOS Setup может присутствовать опция PCI VGA Palette Snoop. При ее разрешении запись в порты ввода/вывода по адресу регистра палитр будет вызывать транзакцию как на шине PCI, так и на шине (E)ISA, чтение же по этим адресам будет выполняться только на шине PCI. Реализация такой возможности может возлагаться на графическую карту PCI. Для этого она во время записи в регистр палитр данные фиксирует, но сигналы квитирования DEVSEL# и TRDY# не вырабатывает, в результате чего мост распространяет этот неопознанный запрос на шину (E)ISA. В иных реализациях мосту явно указывают на данное исключение, и он сам распространяет запись в регистры палитр на шину (E)ISA.

Автоконфигурирование устройств (выбор адресов, запросов прерываний) поддерживается средствами BIOS и ориентировано на технологию Plug and Play. Стандарт PCI определяет для каждого слота конфигурационное пространство размером до 256 восьмибитных регистров, не приписанных ни к пространству памяти, ни к пространству ввода/вывода. Доступ к ним осуществляется по специальным циклам шины Configuration Read и Configuration Write, вырабатываемым контроллером при обращении процессора к регистрам контроллера шины PCI, расположенным в его пространстве ввода/вывода. После аппаратного сброса (или по включении питания) устройства PCI не отвечают на обращения к пространству памяти и ввода/вывода, они доступны только для операций конфигурационного считывания и записи. В этих операциях устройства выбираются по индивидуальным сигналам IDSEL#, устройства сообщают о потребностях в ресурсах и возможных диапазонах их перемещения. После распределения ресурсов, выполняемого программой конфигурирования (во время POST), в устройства записываются параметры конфигурирования, и только после этого к ним становится возможным доступ по командам обращения к памяти и портам ввода/вывода.

Для ПЗУ расширения BIOS, установленных на картах PCI, принят стандарт, несколько отличающийся от традиционных дополнительных модулей ROM BIOS. Поскольку шина PCI используется не только для PC-совместимых компьютеров, в ПЗУ карты может храниться несколько модулей с различными программными кодами. Тип платформы (процессора) указывается в заголовке модуля и при инициализации BIOS компьютера активизирует лишь тот, который предназначен для данной платформы. Такой механизм позволяет, например, один и тот же графический адаптер устанавливать и в IBM PC, и в совсем на него не похожий компьютер Power PC.

В состав шины PCI введены сигналы для тестирования адаптеров по интерфейсу JTAG. На системной плате эти сигналы не всегда задействованы, но могут и организовывать логическую цепочку тестируемых адаптеров.

Шина PCI является второй (после ISA) по популярности применения. Некоторые фирмы для этой шины выпускают карты прототипы, но, конечно же, доукомплектовать их периферийным адаптером или устройством собственной разработки гораздо сложнее, чем карту ISA. Здесь сказываются и более сложные протоколы, включая конфигурирование, и более высокие частоты (частота шины ISA - МГц, PCI - 33/66 МГц).

Слот PCI достаточен для подключения адаптера (в отличие от VLB), на системной плате он может сосуществовать с любой из шин ввода/вывода и даже с VLB (хотя в этом и нет необходимости).

Иногда на системной плате позади разъема шины PCI одного из слотов имеется небольшой разъем Media Bus, на который выводятся сигналы обычной шины ISA. Он предназначен для обеспечения возможности размещения на графическом адаптере PCI недорогого чипсета звуковой карты, предназначенного для шины ISA.

Для устройств промышленного назначения в начале 1995 года был принят стандарт Compact PCI. Шина Compact PCI (cPCI) разрабатывалась на основе спецификации PCI версии 2.1. От обычной PCI эта шина отличается большим количеством поддерживаемых слотов для одной шины: 8 против 4.

В связи с этим появились новые 4 пары сигналов запросов и предоставления управления шиной. Шина поддерживает 32-битные и 64-битные обмены (с индивидуальным разрешением байт). При частоте шины 33 МГц максимальная пропускная способность составляет 133 Мбайт/с для 32 бит и Мбайт/с для 64 бит (в середине пакетного цикла). Возможна работа и на частоте 66 МГц, при этом производительность удваивается. Шина поддерживает спецификацию PnP — в ней работают все механизмы идентификации и автоконфигурирования, имеющиеся в PCI. Кроме того, в шине возможно применение географической адресации, при этом адрес модуля (на который он отзывается при программном обращении) определяется его положением в каркасе. Для этого на коннекторе J имеются контакты GA0...GA4, коммутацией которых на «землю» для каждого слота может быть задан его двоичный адрес. Географическая адресация позволяет переставлять однотипные модули, не заботясь о конфигурировании их адресов (хорошая альтернатива системе PnP — здесь модуль «встанет» всегда в одни и те же адреса, которые без физического вмешательства ничем не собьются).

Конструктивно платы Compact PCI представляют собой еврокарты высотой 3U (100160 мм) с одним коннектором (J1) или 6U (233160 мм) с двумя коннекторами (J1 и J2). Коннекторы — 7-рядные штырьковые разъемы с шагом 2 мм между контактами, на кросс-плате — вилка, на модулях — розетки. Контакты коннекторов имеют разную длину: более длинные контакты цепей питания при установке модуля соединяются раньше, а при вынимании разъединяются позже, чем сигнальные.

Такое решение закладывает основу для реализации возможности «горячей» замены модулей.

Собственно шина использует только один коннектор (J1), причем в 32-битном варианте не полностью — часть контактов выделяются на использование по усмотрению пользователя. 64-битная шина использует коннектор полностью. Одно посадочное место на кросс-плате резервируется под контроллер шины, на который возлагаются функции арбитража и синхронизации. На его коннекторе шиной используется большее число контактов, чем на остальных. У больших плат коннектор J2 отдается на использование по усмотрению пользователя (разработчика), а между коннекторами J1 и J2 может устанавливаться 95-контактный коннектор J3. Конструкция коннекторов позволяет для J2 применять специфические модификации, в которых может, например, присутствовать разделяющий экран и механические ключи. В шине предусматривается наличие независимых источников питания +5В, +3,3В и ±12В.

На базе шины Compact PCI фирмой National Instruments разработана спецификация PXI (PCI extensions for Instrumentation — расширение PCI для инструментальных систем) в тех же конструктивах. В шине PXI часть контактов, определенных в Compact PCI как свободно используемые, предназначаются для дополнительных шин. Шина Trigger Bus (8 линий) звездообразно соединяет слот ее контроллера (первый после системного контроллера PCI) с остальными слотами.

Эта шина позволяет осуществлять синхронизацию событий в разных модулях. Для прецизионной синхронизации имеется сигнал опорной частоты 10 МГц PXI_CLK, который звездообразно (с одинаковыми задержками распространения сигнала) разводится по слотам — такая точная синхронизация модулей зачастую требуется в измерительных системах. В PXI определены локальные шины, предназначенные для связи соседних пар слотов. Каждая локальная шина имеет 13 линий, которые могут использоваться как для цифровых, так и аналоговых (до 48 В) сигналов. Локальные шины объединяют смежные слоты попарно (исключая слот системного контроллера), образуя цепочку (Daisy chain). Кроме механических и электрических характеристик PXI определяет и программное обеспечение модулей: основной операционной системой принимается Windows NT/95, и модули должны поставляться с соответствующими драйверами. Это значительно сэкономит время, необходимое для системной интеграции. Модули PXI совместимы с шиной Compact PCI, и наоборот — модули Compact PCI будут работать и в шине PXI. Однако все преимущества спецификации реализуются только при установке модулей PXI в шину PXI. Спецификация PXI как расширение Compact PCI сильно напоминает расширение VXI для шины VME.

2.6.5. Магистральный интерфейс AGP В настоящее время самой быстрой универсальной шиной расширения является PCI, имеющей при тактовой частоте 33 МГц пиковую пропускную способность 132 Мбайт/с (локальную шину VLB, как устаревшую, в расчет не берем). Одним из главных потребителей пропускной способности шины является графический адаптер. По мере развития возможностей графической системы — увеличения разрешения, как по количеству пикселов, так и по глубине цвета — требования к пропускной способности шины, связывающей дисплейный адаптер с памятью и центральным процессором компьютера, повышаются. Параллельно повышению пропускной способности шины применяют меры по уменьшению потока данных, передаваемых по этой шине при графических построениях. Для этих целей графические платы снабжают акселераторами и увеличивают объем буферной памяти (видеопамяти), которой пользуется процессор акселератора при выполнении построений. В результате высокоинтенсивный поток данных в основном циркулирует внутри графической карты, относительно слабо нагружая внешнюю шину. Однако на новом витке гонки функциональных возможностей графический акселератор занимается и трехмерными построениями, в результате чего ему становится тесно в ограниченном объеме встроенной памяти графического адаптера и его поток данных снова выплескивается на внешнюю шину.

· Фирма Intel на базе шины PCI 2.1 разработала новый стандарт подключения графических адаптеров — AGP (Accelerated Graphic Port — ускоренный графический порт). Этот порт представляет собой 32-разрядную шину с тактовой частотой 66 МГц (точнее, 66,66...), по составу сигналов (табл.

2.7) напоминающую шину PCI.

Таблица 2.7. Сигналы порта AGP Место AGP в архитектуре компьютера иллюстрирует рис. 2.1, г. Из рисунка видно, что чипсет связывает AGP с памятью и системной шиной процессора, не натыкаясь на ставшую уже «узким местом» шину PCI. «Ускоренность» порта обеспечивается следующими тремя факторами:

· Конвейеризацией операций обращения к памяти.

· Сдвоенными передачами данных.

· Демультиплексированием шин адреса и данных.