«А.Н. Осокин, А.Н.Мальчуков СХЕМОТЕХНИКА ЭВМ Рекомендовано в качестве учебного пособия Редакционно-издательским советом Томского политехнического университета Издательство Томского политехнического университета 2013 УДК ...»

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

Федеральное государственное бюджетное образовательное учреждение

высшего профессионального образования

«НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ

ТОМСКИЙ ПОЛИТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ»

А.Н. Осокин, А.Н.Мальчуков

СХЕМОТЕХНИКА ЭВМ

Рекомендовано в качестве учебного пособия Редакционно-издательским советом Томского политехнического университета Издательство Томского политехнического университета 2013 УДК 004.4(076.5) ББК 32.973.202-018.2я73 О75 Осокин А.Н., Мальчуков А.Н.

О75 Схемотехника ЭВМ: учебное пособие / А.Н. Осокин, А.Н. Мальчуков; Томский политехнический университет. Томск: Издво Томского политехнического университета, 2013. – 171 с.

В учебном пособии рассмотрены основные характеристики и классификация интегральных микросхем, элементная база серий МИС, СИС, БИС и микропроцессоров, кроссбар-архитектуры, схемы гальванической развязки, триггерные устройства, функциональные узлы комбинационного и последовательностного типа. Каждая глава содержит контрольные вопросы.

Пособие предназначено для студентов, обучающихся по направлению «Информатика и вычислительная техника».

УДК 004.4(076.5) ББК 32.973.202-018.2я Рецензенты Доктор технических наук, профессор, заведующий кафедрой электротехники и электроники Обнинского института атомной энергетики Национального исследовательского ядерного университет «МИФИ»

А.А. Абакумов Кандидат технических наук, начальник отдела корпоративной сети – зам. начальника управления информационных технологий ОАО «Востокгазпром»

П.М. Острасть © ФГБОУ ВПО НИ ТПУ, © Осокин А.Н., Мальчуков А.Н., © Обложка. Издательство Томского политехнического университета,

ВВЕДЕНИЕ

Элементную базу современных устройств обработки и передачи информации составляют интегральные схемы (ИС). Со времени их изобретения (США, 1959 г.) ИС постоянно совершенствуются и усложняются. Характеристикой сложности ИС является уровень интеграции.

Различия в уровне интеграции делят ИС на МИС, СИС, БИС, СБИС (соответственно, малые, средние, большие и сверхбольшие ИС). Практическое использование находят все категории ИС.

МИС реализуют простейшие логические преобразования и обладают универсальностью – как известно, даже с помощью одного типа логического элемента (например, И-НЕ) можно построить любое цифровое устройство.

Развитие технологии производства интегральных схем привело к созданию СИС. В виде СИС выпускаются в готовом виде такие схемы, как малоразрядные регистры, счетчики, сумматоры, дешифраторы, мультиплексоры и т.п. Номенклатура СИС должна быть более широкой и разнообразной, так как их универсальность снижается. В развитых сериях стандартных ИС насчитываются сотни типов ИС.

Следующим этапом развития элементной базы стало появление БИС и СБИС. Для решения проблемы снижения универсальности для БИС и СБИС появились микропроцессоры и БИС/СБИС с программируемой структурой.

Микропроцессор способен выполнять команды, входящие в его систему команд. Меняя последовательность команд (программу), можно решать различные задачи на одном и том же микропроцессоре. Иначе говоря, в этом случае структура аппаратных средств не связана с характером решаемой задачи. Это обеспечивает ИС микропроцессоров массовое производство с соответствующим снижением стоимости. Недостатком микропроцессорных средств является последовательная обработка информации, связанная с последовательным выполнением большого числа отдельных действий, соответствующих командам, что может не обеспечить требуемого быстродействия.

В данном пособии ИС микропроцессоры не рассматриваются, так как они изучаются в курсе с соответствующим названием.

На СБИС с программируемой структурой можно быстрее решать задачи обработки информации, сложность которых ограничена уровнем интеграции микросхем.

Следует отметить, что появление БИС и СБИС не уменьшило важность для специалиста знания МИС и СИС. Так для проектирования устройств на программируемых СБИС фирмы Crosspoint нужно уметь строить схемы И-НЕ непосредственно из n-МОП и p-МОП транзисторов и, соответственно, из элементов И-НЕ строить все остальные узлы. Для проектирования на современных СБИС программируемой логики фирм Actel, Quicklogic, Xilinx, Altera и др. необходимо уметь строить схемы на мультиплексорах.

В данном пособии рассмотрены основные характеристики и классификация интегральных микросхем, элементная база серий МИС, СИС, БИС и микропроцессоров, кроссбар-архитектуры, схемы гальванической развязки: оптоэлектронные интегральные схемы, трансформаторные интегральные схемы компании Analog Device, триггерные устройства, функциональные узлы комбинационного и последовательностного типа.

Содержание пособия соответствует рабочей программе дисциплины «Схемотехника ЭВМ» для студентов, обучающихся по направлению 230100 «Информатика и вычислительная техника».

Авторы благодарят рецензентов за ряд ценных замечаний, способствовавших улучшению пособия.

1. ОСНОВНЫЕ ХАРАКТЕРИСТИКИ И КЛАССИФИКАЦИЯ

ИНТЕГРАЛЬНЫХ СХЕМ

ИС (интегральная схема) представляет собой микроэлектронное устройство, рассматриваемое как единое изделие, содержащее, как правило, большое количество взаимосвязанных компонентов (транзисторы, диоды, конденсаторы, резисторы), изготовленная в едином технологическом цикле (одновременно) на одной и той же несущей конструкции (подложке) и выполняющая определенную функцию преобразования данных.

Термин ИС (Integrated Circuit, IC) отражает факт объединения отдельных деталей компонентов в конструктивно единый прибор. Компоненты, входящие в состав ИС, не могут быть выделены из нее в качестве самостоятельных изделий и называются элементами ИС (интегральными элементами). Они обладают некоторыми особенностями по сравнению с такими же конструктивно обособленными единицами. Для изготовления ИС используется групповой метод производства и планарная технология. Групповой метод производства заключается, вопервых, в том, что на одной пластине полупроводникового (ПП) материала одновременно изготавливается большое количество ИС (пластины обычно круглые), во-вторых, если позволяет технология, то одновременно обрабатывается несколько пластин.

После завершения определенных циклов изготовления пластина разрезается в двух взаимно перпендикулярных направлениях на отдельные кристаллы (chip), каждый из которых представляет комплект для финальной операции корпусирования, т.е. помещения ИС в корпус с присоединением лазерной сваркой контактных площадок к ножкам (pin) ИС.

Технологические операции при изготовлении чипа заключается в создании отдельных элементов, их соединении в схему и присоединении к специальным контактным площадкам. Пока технологический процесс ведется по планарной технологии, когда все элементы и их составляющие создаются в ИС путем их формирования через плоскость.

1.2. Составляющие стоимости ИС и пути ее уменьшения где А – затраты на научно-исследовательскую и опытноконструкторскую работу по созданию ИС; В – затраты на технологическое оборудование, помещение и др.; С – текущие расходы на материалы, электроэнергию, зарплату в пересчете на одну пластину; z – количество чипов на пластине; у – отношение годных ИС к количеству запущенных в производство; x – количество кристаллов на пластину.

Рост числа чипов на пластине достигается двумя путями: увеличением размера пластины или уменьшением размера отдельных элементов. Используются оба этих направления.

1.3. Типы интегральных схем по технологическому признаку По технологическому признаку ИС разделяют на полупроводниковые, пленочные и гибридные.

Полупроводниковая ИС – ИС, все элементы и межэлементные соединения которой выполнены в объеме и на поверхности ПП кристалла.

Гибридная ИС – ИС содержат элементы, компоненты и кристаллы, а также межэлементные соединения, размещенные на поверхности диэлектрической подложки.

Пленочные ИС – содержат элементы и межэлементные соединения, выполненные на поверхности диэлектрической подложки.

Серия ИС представляет собой совокупность типов ИС, обладающих конструктивной, электрической и при необходимости информационной и программной совместимостью, предназначенных для совместного применения.

ИС одной серии имеют единое конструктивно-технологическое исполнение, единые напряжения питания и уровень сигнала, одинаковые надежностные и эксплуатационные характеристики и при совместном применении не нуждается в дополнительных согласующих устройствах.

Термином тип ИС определяется ИС конкретного функционального назначения и определенного конструктивного технологического и схемотехнического решения, имеющая свое условное обозначение.

ИС определенного типа может иметь несколько типономиналов, различающиеся по 1 или более параметрами и требованиями к внешним воздействующим факторам.

Информация о типе и типономинале ИС, а также о ее принадлежности к отдельной серии содержится в условном обозначении ИС.

1.5. Условное обозначение интегральных схем согласно ГОСТ Отечественные обозначения имеют следующие элементы обозначений: К _ Х _ ХХХХ _ ХХ _ ХХХ (рис. 1.1).

1. Область применения: «К» – широкое применение, отсутствие – ИС военного применения.

2. Буква – тип корпуса: P – пластмассовый корпус; M – Керамический корпус; Б – бескорпусное; Отсутствие – стандартный корпус.

3. Номер серии: 3 или 4 цифры, где первая цифра – конструктивно-технологическое исполнение ИС. 1, 5, 6, 7 – ПП ИС. 2, 4, 8 – гибридные. 3 – пленочные и прочие.

4. Функции ИС: 2 буквы.

5. Номер ИС: до 3-х цифр, условный номер микросхемы в данной серии по функциональному признаку.

Рис. 1.1. Условное обозначение микросхем 1.6. Условно графическое обозначение логических элементов на функциональной схеме В каждом корпусе интегральных схем МИС находится по несколько логических элементов. Условно графическое обозначение (УГО) на функциональной схеме основных логических элементов приведено в табл. 1.1.

Условно графическое обозначение логических элементов, соответствующее отечественным и международным стандартам Логическая в серии / межфункция дународное отечественное международное Исключающее 1.7. Характеристики цифровых интегральных схем Функциональную сложность ИС принято характеризовать степенью интеграции, а именно: количеством элементов (часто транзисторов) на кристалле. Для количественной оценки степени интеграции используют формулу k = lgN, где N – число транзисторов.

Различают:

МИС – К 2 (IC, Integrated Circuit, малой степени интеграции – SSI (small scale integration));

СИС – 2 < K 3 (средней степени интеграции – MSI (medium scale integration), для аналоговых схем N < 500);

БИС – 3 < K 5 (большой степени интеграции – LSI (large scale integration) для аналоговых N > 500);

СБИС – 5 < K (сверх большой степени интеграции – VLSI (very large scale integration)).

1.8. Основные электрические параметры интегральных схем Цифровые микросхемы развивались в следующей последовательности: резистивно-транзисторная логика (РТЛ), диодно-транзисторная логика (ДТЛ), транзисторно-транзисторная логика (ТТЛ), эмиттерносвязанная логика (ЭСЛ), транзисторно-транзисторная логика с диодами Шотки (ТТЛШ), интегрально-инжекционная логика (И2Л). В этих определениях слово “логика” подразумевает понятие “электронный ключ”.

Все перечисленные выше логические микросхемы выполнены на базе биполярных транзисторов. Наряду с ними широкое распространение получили цифровые микросхемы на МОП-структурах (на транзисторах p- и n-типов с обогащенным каналом, КМОП-схемы на дополняющих транзисторах). Серии РТЛ, РЕТЛ промышленностью в настоящее время не выпускаются, но еще используются только для комплектации серийной РЭА. Наиболее широкое распространение в современной аппаратуре получили серии интегральных схем ТТЛШ и схемы на КМОП-структурах, так как они отличаются более высоким уровнем интеграции и обладают большим функциональным разнообразием.

Параметры микросхем конкретной серии в основном определяются параметрами базовых элементов логики. К основным параметрам относятся: быстродействие; потребляемая мощность (Рпот); помехоустойчивость Uпом; коэффициент разветвления по выходу (нагрузочная способность) Краз; коэффициент объединения по входу Коб. Быстродействие определяется динамическими параметрами цифровых микросхем, к которым относятся: t1,0 – время перехода сигнала на выходе микросхемы из состояния логической “1” в состояние логического “0”; t0,1 – время перехода из состояния низкого уровня в состояние высокого уровня;

t1,0здр – время задержки распространения при включении; t1,0зд -время задержки включения; t0,1здр – время задержки распространения при выключении; t0,1зд – время задержки выключения; tздрср - среднее время задержки распространения сигнала; fр – рабочая частота. Среднее время задержки распространения tэдрср = 0,5(t1,0здр + t0,1здр) является усредненным параметром быстродействия микросхемы, используемым при расчете временных характеристик последовательно включенных цифровых микросхем. На рис. 1.2.А показаны уровни отсчета, определяющие параметры быстродействия цифровых микросхем.

Рис. 1.2. А – сигналы на входе и выходе элемента НЕ, Б – передаточные характеристики элемента НЕ В зависимости от технологии микросхем, мощности, потребляемые при состоянии логического нуля и при состоянии логической “1” могут отличаться. Поэтому, мощность, потребляемая логическими элементами в динамическом режиме, определяется как Рпотср = 0,5(Р0пот + Р1пот), где Р0пот – мощность, потребляемая микросхемой при состоянии выхода “0”, Р1пот – мощность при выходном состоянии “1”.

Некоторые логические элементы кроме статической средней мощности характеризуются мощностью, потребляемой на максимальной частоте переключения, когда токи в цепях питания возрастают во много раз. К таким схемам относятся интегральные схемы КМОП технологии, которые потребляют микроамперы, если нет переключающих сигналов.

Допустимый уровень напряжения помехи логического элемента определяется уровнем входного напряжения, при котором еще не происходит ложное срабатывание микросхемы.

В статическом режиме помехоустойчивость определяется по низкому U0пом и высокому U1пом уровням. Значения U0пом и U1пом определяют с помощью передаточных характеристик (рис. 1.2.Б). Как следует из рис. 1.2.Б, напряжение помехи по высокому уровню определяется как разность минимального напряжения высокого уровня U1вхmin и напряжения в точке перегиба верхней кривой (точка В). Параметр U0пом определяется как разность напряжения низкого уровня U0вхmax.

Помехоустойчивость в динамическом режиме зависит от длительности, амплитуды и формы импульса помехи, а также от запаса статической помехоустойчивости и скорости переключения логического элемента.

Коэффициент разветвления по выходу Краз определяет число входов аналогичных элементов, которое может быть подключено к выходу предыдущего элемента без нарушения его работоспособности. С увеличением нагрузочной способности расширяются возможности применения цифровых микросхем и уменьшается число корпусов в разрабатываемом устройстве. Однако при этом ухудшаются помехоустойчивость и быстродействие микросхемы и возрастает потребляемая мощность.

Коэффициент объединения по входу Коб определяет максимальное число входов цифровых микросхем.

Понятие интегральной схемы.

Составляющие стоимости ИС и пути ее уменьшения.

Типы ИС по технологическому признаку.

Дайте определение полупроводниковой ИС.

Дайте определение гибридной ИС.

Дайте определение пленочной ИС.

Понятие серия ИС.

Дайте определение термина «Тип (типономинал) микросхемы».

Отечественное и международное УГО логических элементов.

Классификация ИС по степени интеграции.

10.

Понятие степени интеграции и функциональной сложности ИС.

11.

Основные электрические параметры ИС.

12.

2. ЭЛЕМЕНТНАЯ БАЗА СЕРИЙ МАЛЫХ, СРЕДНИХ, БОЛЬШИХ ИС И

МИКРОПРОЦЕССОРОВ

2.1. Элементы транзисторно-транзисторной логики 2.1.1. Базовый элемент транзисторно-транзисторной логики Основная особенность ИС ТТЛ состоит в том, что во входной цепи используется специфический интегральный прибор – многоэмиттерный транзистор. От обычных биполярных транзисторов он отличается тем, что имеет несколько эмиттеров (2, 3, 4, 8), объединенных общей базой.

Эмиттеры расположены так, что непосредственное взаимодействие между ними через участок базы отсутствует. Поэтому многоэмиттерный транзистор можно рассматривать как совокупность нескольких транзисторов с объединенным коллекторами и базами (рис. 2.1).

Рис. 2.1. Биполярные транзисторы с общей базой (Б) и коллектором (К); Э – Принципиальная схема базового элемента ТТЛ 155 серии приведена на рис. 2.2.

Схема содержит три каскада: входной – R1, VT1, VD1 – VD4; фазорасщепительный – R2, VT2, R3, R4, VT3; выходной – VT4, VT5, VD5, R5.

Диоды VD1 – VD4 носят название антизвонных и при нормальном использовании ИС смещены в обратном направлении, имеют очень большое сопротивление (по меркам ТТЛ схем), и не влияют на работу схемы.

При подаче на все входы высоких уровней напряжения ток базы VT1 переключается на базу транзистора VT2, открывая и насыщая его.

Приращение напряжений на эмиттере и коллекторе VT2 находится в противофазе. В этой ситуации напряжение на эмиттере увеличится, на коллекторе – уменьшится. На выходе напряжение, равное падению напряжения на VT5 от втекающих токов подключенных входов.

Когда хотя бы на одном из входов напряжение низкого уровня, ток базы транзистора VT1 течёт через эмиттер. Поэтому VT2 закрыт. При закрытом VT2 закрыт VT5, открыт VT4.

В момент смены входного сигнала с высокого уровня на низкий транзисторы VT2 и VT5 запираются, а транзистор VT4 и диод VD5 отпираются. Однако транзистор VT4 и диод VD5 начинают проводить чуть раньше момента, в который VT5 будет полностью закрыт. Это создает путь току по шине питания, резистору R5, транзистору VT4, диоду VD5, транзистору VT5 и проявляется в кратковременных, но заметных бросках тока в цепи питания. Резистор R5 ограничивает ток уровнем 30 мА.

Как защитное средство применяют шунтирование шин питания конденсаторами. Ставят керамический конденсатор возле каждого корпуса ИС емкостью из расчета 0,01 мкФ на корпус ИС и один электролитический 0,1 мкФ на плате.

На выходе схемы в состоянии логической единицы напряжение равно: U 1. U. I R5 U VT4 UVD5 3,4 3,6 без нагрузки.

Подключенный резистор увеличивает выходное напряжение, но снижает быстродействие и нагрузочную способность (рис. 2.3).

Рис. 2.3. Схема повышения уровня выходного напряжения Выпускаемая серия имеет достаточно широкую номенклатуру, но даже её не всегда хватает для решения некоторых задач. Для увеличения количества входов существуют схемы расширения по И (рис. 2.4.А) или по ИЛИ (рис. 2.4.Б). Для наращивания количества входов по ИЛИ необходимо, чтобы в ЛЭ были специальные входы, подключенные к точкам К и Э (см. рис. 2.2).

Рис. 2.4. Схемы увеличения количества входов: А – по И, Б – по ИЛИ Для повышения нагрузочной способности и ряда других целей (управление внешними устройствами, выполнения логических операций и др.) выпускаются ЛЭ с открытым коллектором (рис. 2.5).

Рис. 2.5. Схема ЛЭ с открытым коллектором Для нормальной работы ЛЭ с открытым коллектором выходы необходимо подключать к шине питания через нагрузочный элемент (рис. 2.6).

Рис. 2.6. Монтажное И ЛЭ с открытым коллектором ЛЭ с открытым коллектором широко применяются для подключения индикации (рис. 2.7).

Рис. 2.7. Подключение индикации к ЛЭ: А – в отрицательной логике, Б – в положительной логике Для понимания работы ТТЛШ интегральных схем рассмотрим работу схем ИЛИ, И на диодах. Заметим, что такие схемы широко используются в энергонезависимых ПЗУ, ПЛИС.

Рис. 2.8. ИЛИ на диодах: А – принципиальная схема, Б – УГО, В – временные Логика работы ЛЭ ИЛИ представлена в табл. 2.1.

Выражение для выходной булевой функции: F X 1 X 2.

Высокий уровень напряжение U на выходе диодного элемента ИЛИ устанавливается при подаче на один или оба входа высоких уровней напряжения U, при которых открываются соответствующие диоды VD1 или VD2, либо оба вместе. В резистор нагрузки RH втекает выU OH ходной ток IOH, определяемый по формуле: I.

Значение выходного высокого уровня U зависит от входных напряжений:

U U IH U *, где U =0,8 В – прямое падение напряжения на кремниевом диоде.

Для U I = 5 В, RH = 1 КОм, получим:

При подаче одновременно на оба входа низких уровней напряжения UIL 0.4 В, диоды закрыты, ток в цепи нагрузки не протекает и выходное напряжение почти равно нулю.

На выходе элемента обычно имеется паразитная емкость СП =25…100 пФ, вследствие чего длительность фронта tLH очень мала (ёмкость быстро заряжается от источника входных сигналов через малое прямое сопротивление открытого диода), а длительность спада tHL велика (диоды закрыты и емкость разряжается через резистор RH). Поэтому для диодных схем ИЛИ выполняется неравенство tLH R. Длительность фронта выходного сигнала tLH определяется временем заряда паразитной емкости CП через большое сопротивление резистора R. Если на один из входов, например, X1 подан низкий уровень напряжения U IL, то диод VD1 открывается. При этом от источника питания UCC по цепи:

резистор R, открытый диод VD1 и источник входного сигнала X1 – протекает ток, значение которого определяется из выражеU CC (U * U IL ) напряжения: U OL U CC I IL R U IL U *, где U*=0,8 В – прямое падение напряжения на открытом диоде VD1. Источники входных сигналов строят так, чтобы они пропускали втекающий в них ток IIL.

Длительность спада выходного сигнала определяется временем разряда паразитной ёмкости CП через малое прямое сопротивление открытого диода. Поэтому в диодных схемах И длительность фронта выходного сигнала значительно больше длительности спада: tLH>> tHL.

2.1.3. Базовый элемент ИС диодно-транзисторных схем на диодах и ИС ТТЛШ можно разделить на две группы:

Быстродействующие серии К530, К531, К1531.

Маломощные серии К533, К555, К1533.

ИС серий К530, К531, К1531 имеют максимальное быстродействие, которое сочетается с умеренным потреблением мощности. Эти качества достигаются за счёт введения в схему метало-полупроводниковых выпрямляющих контактов (диоды с барьерами Шотки, т.е. диодов Шотки).

По принципу действия диоды Шотки (ДШ) существенно отличаются от диодов, работа которых основана на свойствах p-n перехода. В таком переходе, смещённом в прямом направлении, перенос тока обусловлен инжекцией неосновных носителей заряда из одной области полупроводника в другую. Вследствие чего после переключения приложенного напряжения на обратное ток протекает некоторое время, пока избыточная концентрация неосновных носителей не снизится до нуля (время рассасывания). В ДШ накопление неосновных носителей не происходит, т.к. перенос тока в них обусловлен переходом (эмиссией) основных носителей из полупроводника в металл. Благодаря этому их время выключения очень мало (до 100 пс) и не зависит от температуры.

Ещё одним достоинством ДШ является малое напряжение отпирания 0,2-0,4 В. В обычных ИС ТТЛ открытые транзисторы находятся в состоянии насыщения, при котором эмиттерный и коллекторный переходы смещены в прямом направлении и инжектируют. Это создаёт избыточное количество неосновных носителей в базовой и коллекторной областях, что увеличивает время выключение транзистора.

Рис. 2.10. Транзистор Шотки: А – принципиальная схема, Б – УГО На рис. 2.10.А когда транзистор заперт или находится в ненасыщенном режиме потенциал К>Б, ДШ смещён в обратном направлении и не влияет на работу транзистора. Если в процессе отпирания потенциал К Uвых Uп.

Затвор МОП транзистора и подложка, разделённые тонким слоем диэлектрика, образуют конденсатор. Его ёмкость мала (3-5пФ), а сопротивление утечки 1012Ом, что создаёт условие для накапливания статических зарядов. Слой диэлектрика под затвором (толщина 70- нм), поэтому диэлетрическая прочность не превышает 180В. На теле человека за счёт электроизоляции могут возникать заряды с потенциалами несколько киловольт. Такой заряд способен вызвать необратимый пробой в этом слое. Поэтому, для защиты интегральных схем от повреждения статическим электричеством, каждый вход К-МОП ИС снабжают защитной цепочкой. Эти цепи являются неотъемлемой частью ИС, изготавливаются в едином технологическом процессе, и не отображаются в справочниках.

Для предотвращения нежелательных явлений, напряжение питания всегда следует подавать раньше любых входных сигналов. Выключение в обратном порядке. В противном случае возможно КЗ источника питания. Из-за паразитных биполярных транзисторов, которые образуются при изготовлении элемента. Неиспользуемые входы К-МОП должны подключаться либо к Uпит, либо к земле. Свободные входы запрещены.

При монтаже, для исключения случайного пробоя статическим электричеством нужно уравнять потенциалы монтируемой платы, паяльника и тела монтажника. Передавать ИС из рук в руки нельзя. Пайку выводов ИС ведут в определённой последовательности: «+»; общий;

контакты.

Достоинства:

потребляет очень маленький ток в статическом режиме;

может быть выполнен на транзисторах с низкоомными каналами, что повысит быстродействие;

может быть построен на транзисторах с минимальными размерами, поскольку к сопротивлениям проводящих каналов не предъявляется никаких требований;

имеют высокую помехоустойчивость (45% от Uп – помехи не влияют на работу схемы);

сохраняют работоспособность при изменении Uп до 5 раз (от до 15 В);

на их основе возможно построение памяти с разными режимами работы: режим ожидание с напряжением питания 3 В и активный режим с напряжением питания от 3 до 15 В.

Недостатки:

сложная технология изготовления, отсюда высокая цена.

2.3. Согласование ИС ТТЛ-уровней с ИС КМОП, ИС КМОП с ИС ТТЛ-уровнй С целью оптимизации схемных решений и снижения стоимости аппаратуры, используют ИС разных серий совместно.

Для согласования КМОП-схем со входами любой ТТЛ серии используются ИС 564 ЛН2 и 564ПУ4. В корпусе каждой такой ИС находится по 6 одинаковых одновходовых элементов, обладающих повышенной нагрузочной способностью по току. ИС ЛН2 с инверсными выходами, ПУ4 – нет. Подключение К-МОП к ТТЛ при одинаковом Uпит=5 В осуществляется непосредственным подключением выходов ТТЛ к входам КМОП. При этом выход ТТЛ не должен нагружаться другими входами.

Для согласования выхода ТТЛ со входами КМОП при повышенном питании КМОП более 5 В, используются специальные ИС 564ПУ7,8 по 6 преобразователей уровней в каждом.

Примерно пятьдесят лет назад на одном кристалле кремния размещался всего один транзистор, сегодня – почти миллиард. Поскольку в ближайшие 15 лет количество транзисторов в ИС будет и дальше увеличиваться, их элементы уменьшатся почти до размеров молекул. Достижение принципиального предела возможностей кремниевых транзисторов ведет к уменьшению размеров их элементов до 10 нанометров, что немыслимо без внедрения серьезных технологических новшеств.

Необходимы совершенно новые решения, позволяющие уменьшить размеры вычислительных устройств. Однако поразительные результаты кремниевых ИС поднимают планку требуемых характеристик столь высоко, что на разработку достойной смены уйдет длительное время.

Ученые всего мира рассматривают несколько перспективных путей развития элементной базы устройств обработки информации.

Например, для обработки информации предлагается использовать квантовые вычислители. Однако пройдут годы, прежде чем квантовые вычисления перейдут из теории в практику.

Поэтому многие научно- исследовательские группы занимаются поиском среднесрочной альтернативы, промышленное внедрение которой займет не более 10 лет. У экономически жизнеспособной технологии должно быть много общего с современной микроэлектроникой, чтобы можно было использовать уже имеющиеся производственные мощности и программные платформы.

Компания Hewlett – Packard совместно с химическим факультетом Калифорнийского университета в Лос - Анджелесе проводит исследования по так называемой кроссбар-архитектуре, которую они считают наиболее перспективной. Кроссбар состоит из двух взаимно перпендикулярных наборов параллельных проводников толщиной не более ста атомов, разделенных мономолекулярным слоем, сопротивлением которого можно управлять с помощью электрических сигналов (рис. 2.22).

В местах пересечения нанопроводников формируются ключи. Вначале они разомкнуты (состояние с большим сопротивлением). Размыкание ключа происходит в результате электрохимического сужения туннеля, по которому электроны могут перейти с одного проводника на другой. Когда к паре нанопроводников (на рис. 2.22 –желтый и оранжевый) прикладывают достаточно большое напряжение определенной полярности, соединяющий их ключ замыкается, т.е. переходит в состояние с малым сопротивлением. Он останется в этом состоянии до тех пор, пока на него не будет подано достаточное напряжение противоположной полярности, снова переводящее его в состояние с большим сопротивлением. Ключи сохраняют заданные состояния уже 3 года! Таким образом, в данной схеме используют электрохимический ключ из молекул ротаксанов.

Сегодня над созданием надежных наноскопических ключей из атомов и молекул работают десятки исследовательских групп в разных странах мира. Некоторые из них приведены в табл. 2.4.

название группы Программа квантовых ис- Лаборатория компании Окисление– следований: Quantum Hewlett – Packard восстановление металлических нанопроводников Science Research (QSR) Директор программы Стенли Уильямс (R.Stanley Williams) Дж. Хит/Дж. Стоддарт Калифорнийский техноло- Мономолекулярный слой название группы Андре Деон/Либер CIT/Гарвардский универ- Полевые транзисторы на Константин Лихарев Университет в Стоуни- Одноэлектронный Масакадзу Аоно Японский национальный Ионный проводник из (Masakazu Aono) Райнер Вазер Юлихский научный центр Движение дефектов в Современные технологии производства наносхем можно разделить на две категории по методу изготовления: снизу верх и сверху вниз.

Первые основаны на использовании химических или биохимических процессов, в результате которых атомы или молекулы сами выстраиваются в нужные конфигурации за счет своих внутренних свойств.

На рис. 2.23 приведено изображение силицид-эрбиевого нанопроводника шириной 3 нм (10 атомов), выращенного на кремниевой подложке химическим методом (снизу вверх), полученное с помощью сканирующего туннельного микроскопа. Выпуклости на поверхности проводника – это отдельные атомы, а ”шишка” на краю – дефект, где его ширина уменьшается с десяти до девяти атомов.

Вторая категория технологий схожа с обычными методами формирования ИС, в которых используется фотолитография с последующим травлением или нанесением материалов для получения требуемой структуры. Эту технологию используют, например, ученые из Hewlett – Packard. Сначала с помощью электронно-лучевой литографии формируют шаблон наносхемы. На подложку наносится полимер, и к полученному тонкому мягкому слою прижимается шаблон. Затем отпечаток отверждается под воздействием тепла или ультрафиолетового излучения. Такой метод позволяет получать произвольную геометрию межсоединений, тиражировать конечный продукт, используя изготовленный один шаблон. Однако этод метод имеет пока малое разрешение (не позволяет создавать системы параллельных нанопроводников с полушагом меньше 30 нм), процесс получения шаблона длительный и дорогостоящий.

Проводники в кроссбарах настолько малы, что при их изготовлении неизбежно возникает множество дефектов атомного размера. Даже неровности размером с атом приводят к значительному разбросу параметров наноэлементов, следовательно, образуются дефекты (рис. 2.23, рис. 2.24).

Поэтому развитие наноэлектронных технологий тесно связано с обеспечением дефектоустойчивости изготавливаемых устройств.

2.5. Схемы для гальванической развязки узлов радиоэлектронной аппаратуры Одна из наиболее серьезных проблем, возникающих при передаче данных между электронными устройствами (или между различными узлами одного устройства) – несовпадение нулевых потенциалов этих устройств (так называемых земель). Если непосредственно соединить земляные цепи разных устройств при помощи провода или экрана кабеля, то возникают паразитные контуры, по которым начинают протекать земляные токи. Они вызывают искажения сигналов, помехи, а при большой разности земляных потенциалов могут приводить к повреждениям устройств. Кроме того, в некоторых применениях, например, в промышленных интерфейсах, медицинской аппаратуре, гальваническая связь может приводить к опасности поражения электрическим током человека и разрушениям аппаратуры. Поэтому для передачи сигналов между устройствами с различными земляными потенциалами линии связи должны иметь гальваническую развязку. Для гальванической развязки узлов радиоэлектронной аппаратуры традиционно использовались и используются оптические изоляторы. С совершенствованием технологий появилась возможность упаковывать в обычные корпуса интегральных схем индуктивные элементы (трансформаторы) и предавать данные через магнитное поле внутри корпуса. В настоящее время более широко используются оптоэлектронные приборы.

2.5.2. Общие сведения об оптоэлектронных приборах, используемых в Оптоэлектроника – это раздел науки и техники, изучающий как оптические, так и электрические явления в веществах, их взаимные связи и преобразования, а также приборы, схемы и системы, созданные на основе этих явлений.

Оптоэлектронный прибор – прибор, использующий для своей работы электромагнитное излучение оптического диапазона. К оптоэлектронным приборам относятся: 1. Оптоизлучатели. 2. Лазеры и светоизлучательные диоды (СИД). 3. Фотоэлектрические приемники излучения. 4. Приборы, управляющие излучением. 5. Приборы для электроизоляции (оптроны). Когда-то использовались импульсные трансформаторы. 6. Приборы для отображения информации (ЭЛТ, ЖК, плазма, OLED). 7. Оптические линии связи. 8. Оптические ЗУ.

Основу любой оптоэлектронной системы составляют оптоизлучатели, которые подразделяются на источники когерентного излучения – лазеры и некогерентные – СИД. Устройства когерентной оптоэлектроники и некогерентной резко отличаются друг от друга: принципом генерации, распространения и регистрации сигналов.

Схема некогерентной оптоэлектроники обладает принципиальными достоинствами, обусловленными переходом от электрической связи к оптической:

1. Почти идеальная электрическая изоляция элементов схем.

2. Односторонняя передача сигнала от излучателя к фотоприемнику.

3. Обратной передачи с выхода на вход практически не наблюдается (т.е. нет паразитной обратной связи).

2.5.3. Обобщенная структурная схема оптрона Обобщённая структурная схема некогерентного оптического прибора – оптрона приведена на рис.

Входное устройство служит для преобразования входных сигналов в такие, которые обеспечивают эффективную работу излучателя.

Излучатель должен обладать: высоким КПД электроннооптического преобразования; излучаемым спектром, совпадающим со спектральной чувствительностью приёмника; высоким быстродействием.

Оптический канал должен максимально полно передавать энергию оптического сигнала от излучателя к приёмнику. Для этого необходимо обеспечить минимальное рассеивание в стороны и макс. защиту от внешнего излучения.

В оптронах используются следующие виды оптических каналов.

1. Открытый оптический канал. 1А – связь через воздух. 1Б – связь через воздух с использованием оптической фокусировки с помощью линз.

2. Связь с использованием иммерсионной (кремне-органической) среды, что обеспечивает хорошие параметры оптического канала.

Принципиальная возможность управления свойствами оптического канала отражена введением в схему оптрона устройства управления.

При этом изменение выходного сигнала можно осуществить как по электрическому входу оптрона, так и по оптическому. Возможны и другие конструктивные особенности оптического канала.

В фотоприёмнике происходит преобразование сигнала оптического в электрический с минимальными потерями его информативности, что определяет параметры фотоприёмника.

Выходное устройство обеспечивает преобразование сигнала фотоприёмника в стандартную форму, удобную для передачи, последующего за оптроном каскада.

По степени сложности структурной схемы оптрона и типу оптического канала различают следующие классы оптронов:

оптопары – это оптроны, состоящие из излучателя и фотопримника, между которыми имеется оптическая связь и обеспечена электрическая изоляция;

оптоэлектронные ИС, в которых к оптопарам добавляется выходное устройство, иногда – входное;

специальные оптроны.

По типу использованного фотоприемника наиболее распространены типы оптопар, приведённые на рис. 2.26.

Оптопары описывается следующими параметрами:

1. Номинальный входной ток – Iвх.ном. – это значение тока, рекомендуемое для оптимальной эксплуатации оптопары и используемое при измерении ее основных параметров.

2. Падение напряжения на светоизлучающем диоде – в прямом направлении при заданном значении прямого тока.

3. Входная ёмкость – ёмкость между входными выводами оптопары в заданном режиме.

Могут быть также: максимальный ток и обратное входное напряжение.

Быстродействие оптопар характеризуется временем нарастания входного тока от уровня 0,1 входного до 0,9 выходного.

Данные ИС изготавливают, в основном, по гибридной полупроводниковой технологии.

Схема на рис. 2.27 может находиться в 2-х состояниях. Если через СИД (светоизлучающий диод) протекает номинальный прямой ток, СИД излучает и вызывает фототок в фотодиоде оптрона (обведено пунктирной линией на рис. 2.27). Ток фотодиода одновременно является отпирающим базовым током транзистора VT1, который открывается.

При открытом VT1 закрывается VT2 и открывается VT3. На выходе напряжение близкое к нулю.

Когда входной ток равен нулю, через фотодиод оптрона протекает лишь темновой ток и транзистор VT1 заперт, открывается VT2, закрывается VT3 и на выходе напряжение источника питания (5 В минус падение напряжения в цепи R4 – VT2 – диод).

2.5.6. Изолирующие ИС на основе технологии iCoupler фирмы Analog Devices Фирма Analog Devices разработала и запатентовала технологию производства трансформаторных изоляторов под названием iCoupler®.

Главным их достоинством по сравнению с оптическими изоляторами является более высокая скорость передачи. Кроме того, у них при одинаковых скоростях передачи заметно меньше потребляемая мощность.

А при создании многоканальных, особенно двунаправленных, гальванически развязанных линий передачи данных их применение вместо оптических изоляторов позволит в несколько раз сократить габариты, потребляемую мощность и стоимость узлов гальванической развязки.

Рассмотрим принцип действия iCoupler® и различные устройства на его основе, выпускаемые фирмой Analog Devices.

Основой изолирующей технологии iCoupler® служат трансформаторы на кристалле, которые формируются по КМОП (CMOS) технологии в процессе изготовления полупроводниковой пластины. Каналы iCoupler® могут быть встроены как недорогие функциональные узлы в разнообразные полупроводниковые устройства.

Работа изолирующего канала iCoupler® показана на рис. 2.28.

Рис. 2.28. Принцип действия изолятора iCoupler® Входные логические перепады кодируются импульсами длительностью 1 нс: каждый положительный перепад вызывает появление двух импульсов, а каждый отрицательный – одного. Эти импульсы поступают на первичную обмотку трансформатора, образованного металлическим проводником на верхней стороне полиамидного диэлектрического слоя. На нижней стороне изолирующего слоя расположена вторичная обмотка трансформатора. Импульсы со вторичной обмотки поступают на декодирующую схему, которая восстанавливает входной сигнал.

Кроме того, специальная схема регенерации (refresh) проверяет соответствие выходного уровня входному даже в отсутствие логических перепадов на входе. Это требуется при включении питания, а также при малых скоростях передачи данных или при длительном отсутствии изменения уровня сигнала на входе устройства в условиях воздействия помех.

Наиболее многочисленная группа устройств, в которых используется технология iCoupler® – это цифровые изоляторы (digital isolators).

Они предназначены для построения гальванически развязанных линий передачи цифровых сигналов. Как на входах, так и на выходах этих устройств не требуется дополнительных балластных или нагрузочных резисторов или каких-либо других деталей. На рис. 2.29 показана функциональная схема одноканального изолятора ADuM1100.

Рис. 2.29. Функциональная схема одноканального цифрового изолятора При отсутствии на входе импульсов в течение более 2 мкс периодически формируются обновляющие импульсы, для того чтобы выходное состояние соответствовало входному. Если декодер не получает обновляющих импульсов дольше 5 мкс, то входная сторона считается обесточенной или неисправной. В этом случае сторожевой таймер (watchdog) устанавливает на выходе устройства высокий уровень.

Как входная, так и выходная части устройства могут работать при напряжении питания от 3 до 5,5 В. При этом значения питающих напряжений по обе стороны изолирующего канала не зависят друг от друга и могут быть как одинаковыми, так и разными. Таким образом, изоляторы iCoupler® в дополнение к гальванической развязке могут обеспечивать преобразование цифровых уровней. В табл. 2.5 приведены пороговые значения уровней входных сигналов при разных напряжениях питания.

Входные логические пороги изолятора ADuM Наименование па- Значения при напряже- Значения при напряжераметра нии питания 3,3 В нии питания 5,0 В Заметим, что при питании 5 В значения входных логических порогов близки к стандартным уровням ТТЛ. Выходные напряжения при любом питании приближаются к уровням питающих напряжений (КМОП уровни).

В одном корпусе цифрового изолятора iCoupler® может быть от одного до четырёх каналов. Эти каналы могут быть как однонаправленными, так и разнонаправленными. Стоит отметить, что многоканальные изоляторы iCoupler®, особенно двухканальные, имеют меньшее быстродействие, чем одноканальный ADuM1100. Обратим внимание на то, что у трёх- и четырёхканальных изоляторов можно переводить выходы в высокоимпедансное состояние.

1. Какую функцию в положительной логике выполняет логический элемент, имеющий приведенную ниже схему.

Заполните таблицу функционирования схемы:

2. Приведите схему увеличения числа подключаемых входов, рекомендуемую руководящими техническими материалами для ТТЛ(Ш) ИС.

3. Имеются в наличии элементы И-НЕ 555 серии (УГО приведено ниже). Реализуйте на них функцию f x y с соблюдением всех правил работы с ИС 555 серии.

4. При каких значениях входных сигналов будет светиться лампочка в приведённой схеме.

Опишите работу приведенной ниже схемы при EZ=0 и EZ=1.

6. Определите функциональное назначение приведенной схемы.

Можно ли выводы 1, 2 подключать к входам обычной логической ИС.

Ответ пояснить.

7. На вход схемы поступает последовательность прямоугольных импульсов. Нарисуйте временные диаграммы работы схемы в точках b, 8. Какие логические функции выполняют приведённые ниже схемы. На схеме обозначено P – обмотка реле, при подаче на которую сигнала (X=1 или Y=1), контакт реле замыкается.

9. Приведите схему кроссбара с использованием молекулярного ключа из молекул ротаксанов.

10. Какие типы ключей используются в кроссбар архитектурах.

11. Какие технологии используются при производстве наносхем.

Каковы, на Ваш взгляд, их достоинства и недостатки.

12. Можно ли устранить дефекты кроссбар-структур за счет более тщательного соблюдения технологического процесса изготовления.

13. Какие вопросы необходимо решить для внедрения в практику кроссбар-архитектур.

14. Приведите схему логического элемента «И» на диодах для положительной логики и +ЕП. Приведите временные диаграммы на входах и выходе.

15. Приведите схему логического элемента «ИЛИ» на диодах для положительной логики и +ЕП. Приведите временные диаграммы на входах и выходе.

16. При каком наборе входных сигналов будет светиться светодиод. Запишите формулу для расчёта величины сопротивления R2.

17. Запишите выражение, реализуемое данной схемой в положительной логике. К какой серии относится данная схема? Приведите схемы расширителя входных сигналов.

18. Определите функциональное назначение данной принципиальной схемы.

19. Чем ограничивается число входов у элементов «И», «ИЛИ» на диодах?

20. Какой сигнал будет на выходе двухвходового элемента «И» на диодах, если:

один из входов «висит» в воздухе, а на другой подан сигнал от источника сигнала;

оба входа «висят» в воздухе;

на один из входов подан сигнал от источника сигнала, второй вход подключен к «земле».

21. Какой сигнал будет на выходе двухвходового элемента «ИЛИ»

на диодах, если:

один из входов «висит» в воздухе, а на другой подан сигнал от источника сигнала;

оба входа «висят» в воздухе;

на один из входов подан сигнал от источника сигнала, второй вход подключен к «земле».

22. Как на логическом элементе «И» реализовать функцию «ИЛИ»?

23. Нарисуйте схему базового элемента серии ИС ТТЛ.

24. Назначение каскадов базового ТТЛ-элемента.

25. Работа базового ТТЛ-элемента.

26. Нарисуйте идеализированные временные диаграммы на входах, выходе, эмиттере и коллекторе транзистора фазорасщепительного каскада базового элемента ТТЛ серий.

27. Что дает применение транзистора Шотки при построении элемента ТТЛШ?

28. Нарисуйте схему базового ТТЛШ-элемента серий К533, К555.

29. Нарисуйте схему базового ТТЛШ-элемента серий К530, К531.

30. Нарисуйте схему базового ТТЛШ-элемента серий К1533, К1531.

31. В каком состоянии выхода логического элемента ТТЛ, ТТЛШ ИС имеет минимальную нагрузочную способность. Объясните почему.

32. В каком состоянии выхода логический элемент И-НЕ ТТЛ, ТТЛШ ИС потребляет минимальную мощность по цепи питания? Дайте пояснение.

33. Как поступать при проектировании с остающейся неиспользуемой частью логической ИС.

34. Как поступать при проектировании с неиспользуемыми входами используемых логических элементов ИС.

35. Как можно повысить выходное напряжение ТТЛ, ТТЛШэлементов.

36. Почему возникают в интегральных микросхемах ТТЛ, ТТЛШ броски тока в цепи питания?

37. Каким образом борются с бросками тока в цепи питания.

38. Нарисуйте принципиальную схему элемента И-ИЛИ-НЕ.

39. Нарисуйте принципиальную схему расширителя по ИЛИ.

40. Нарисуйте принципиальную схему элемента с открытым коллектором.

41. Получение монтажного «И» на элементах с открытым коллектором.

42. Варианты подключения светодиодов к логическим элементам.

3. ТРИГГЕРНЫЕ УСТРОЙСТВА

Триггер – это устройство с двумя устойчивыми состояниями, содержащее фиксатор состояния и схему управления. На схему управления (входы) поступают сигналы (информационные, тактирующие, управляющие). Состояние триггера определяется элементом памяти.

Обычно триггер имеет прямой и инверсный выходы ( Q и Q соответственно).

Классифицировать триггеры можно по признаку логического функционирования и способу записи информации.

По логическому функционированию различают триггеры следующих типов: RS, D, T, DV, TV, JK, комбинированные и со сложной логикой.

По способу записи информации триггеры можно разделить на асинхронные и синхронные (тактируемые). Тактируемые триггеры в свою очередь делятся на триггеры управляемые фронтами и уровнем (рис. 3.1). Управляемые уровнем триггеры бывают двухступенчатые и одноступенчатые.

RS-триггер имеет два входа раздельной установки в нулевое и единичное состояние. Воздействие по входу S (Set) переводит триггер в единичное состояние. Воздействие по входу R (Reset) переводит триггер в нулевое состояние. Одновременная подача управляющих сигналов (воздействий) запрещена.

D-триггер принимает информацию по одному входу, его состояние через некоторое время повторяет выходной сигнал. Время задержки определяется тактовым сигналом. Название триггера происходит от английского слова Delay – задержка.

T-триггер называют триггер со счётным входом, который изменяет состояние на противоположное каждый раз, когда на входе триггера появляется тактовый импульс. Триггер назван первой буквой английского слова Toggle – переключать.

DV и TV триггеры отличаются от своих прототипов дополнительным входом V, который позволяет переводить триггер в режим хранения при V=0, а при V=1 работать также, как и обычные D и T триггеры соответственно.

JK-триггер универсален. Также как и в RS-триггере имеет раздельную установку единичного (Jump) и нулевого (Kill) состояний. В отличии от RS-триггера одновременная подача управляющих сигналов разрешена – она переводит триггер в счётный режим.

В комбинированных триггерах совмещаются несколько режимов, такие триггеры встречаются наиболее часто. Например, триггеры T, D и JK с асинхронными RS входами сброса и установки единичного состояния.

Примером триггера со сложной входной логикой может служить JK триггер с групповым J и K входами (J1J2J3 и K1K2K3 – рис. 3.2), объединённых конъюнкцией.

Асинхронные триггеры – триггеры осуществляющие переход в новое состояние по изменению информационных сигналов.

Синхронные (тактируемые) триггеры могут изменять своё состояние только при наличии тактового импульса на входе C (рис. 3.3).

Рис. 3.3. Т-триггер: А, Б – тактируемый уровнем синхросигнала;

В управляемых уровнем одноступенчатых триггерах при появлении синхросигнала происходит полное переключение состояния триггера.

В двухступенчатых триггерах имеется входной и выходной каскады, которые переключаются поочерёдно.

Сводная таблица функционирования триггеров В табл. 3.1 символом «Х» обозначен любой уровень сигнала, который соответствует логическому 0 или 1.

Режимы триггеров:

RS – хранение, установка в 0, установка в 1, запрещённый;

D – хранение, установка в 1, установка в 0;

T – хранение, счётный режим 01, счётный режим 10;

JK – хранение, установка в 0, установка в 1, счётный режим 01, счётный режим 10.

RS-триггером называют запоминающий элемент с раздельными информационными входами для установки его в состоянии «0» (R-вход) и в состояние «1» (S-вход). Название «RS-триггер» образовано от первых букв слов RESET (сброс) и SET (установка).

Асинхронный RS-триггер имеет симметричную структуру и состоит из двух ЛЭ ИЛИ-НЕ (рис. 3.4) или И-НЕ (рис. 3.5), охваченных перекрестной положительной обратной связью. Этот триггер обладает двумя устойчивыми состояниями, которые обеспечиваются за счет связи выхода каждого элемента с одним из входов другого. Свободные входы служат для управления и называются информационными или логическими.

Рис. 3.4. RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ ИЛИ-НЕ Асинхронный RS-триггер в зависимости от наличия сигналов на входах R и S (табл. 3.2) полностью переключается из одного устойчивого состояние в другое за 3tЛЭ. RS-триггер на ЛЭ И-НЕ структурно не отличается от триггера на элементах ИЛИ-НЕ, но закон функционирования имеет иной (рис. 3.5, табл. 3.2), поскольку элементы И-НЕ переключаются сигналами, соответствующие уровню логического нуля.

Рис. 3.5. RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ Таблица функционирования асинхронного RS-триггера Асинхронный RS-триггер имеет 3 режима работы и одну запрещённую комбинацию входных сигналов (табл. 3.3).

Режимы работы асинхронного RS-триггера Интервал времени, когда на обоих выходах устанавливаются одинаковые сигналы Q=1 и Q =1 или Q=0 и Q =0 – явление «риск». Такую комбинацию называют неопределенной. Если после этого триггер перевести в режим хранение, то состояние выходов триггера с равной вероятностью может стать как единичным, так и нулевым. Поэтому одновременная подача обоих управляющих сигналов называется запрещённым режимом. Эти слова следует понимать не буквально, а как указание на то, что такое сочетание входных сигналов ведет к непредсказуемому поведению триггера, и при разработке аппаратуры надо принимать меры для его исключения.

Длительность переключения триггера (tRS) определяется суммой задержек: tRS = tЛЭ + tЛЭ. Длительность входного сигнала (tВХ) определяется из условия t t. На практике для надежности переключения триггера длительность входного импульса увеличивают на одну задержку tЛЭ, т.е. tRS = 3tЛЭ. Максимальная и рабочая частота переключения триггера соответственно равны f max и f.

Для организации синхронного (статического, управляемого уровнем) одноступенчатого RS-триггера к схеме асинхронного RS-триггера добавляют два ЛЭ (рис. 3.6, 3.7).

Рис. 3.6. Синхронный RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ На рис. 3.6.А элементы DD1 и DD2 образуют схему управления с прямыми входами, а элементы DD3 и DD4 образуют фиксатор (асинхронный RS-триггер).

При значении сигналов C=1 и S=1 на выходе элемента DD1 устанавливается логический 0, и триггер переключается в состояние «1».

При значении C=1 и R=1 на выходе элемента DD2 устанавливается логический 0 и триггер переключается в состояние «0». Комбинация входных сигналов CSR=1 запрещена, поскольку приводит к неопределенному состоянию триггера (табл. 3.4).

Рис. 3.7. Синхронный RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ ИЛИ-НЕ Из временных диаграмм следует, что время переключения синхронного одноступенчатого RS-триггера tCRS 4t, а длительность синхросигнала (с учётом задержек) определяется из условия tC 3t. Максимальная и рабочая частоты переключения синхронного одноступенчатого RS-триггера равны соответственно f max и f.

Таблица функционирования синхронного RS-триггера Синхронный одноступенчатый RS-триггер имеет 3 режима работы и одну запрещённую комбинацию входных сигналов (табл. 3.5).

Режимы работы синхронного RS-триггера Для организации синхронного (статического, управляемого уровнем) одноступенчатого D-триггера в схеме синхронного одноступенчатого RS-триггера на ЛЭ И-НЕ (рис. 3.6.А) вход R соединяют с выходом DD1, а вход S заменяется входом D. Для обеспечения синхронизации сигнал с входа C подаётся на DD2 с задержкой (рис. 3.8.А).

Рис. 3.8. Синхронный D-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ На рис. 3.8.А, аналогично с синхронным RS-триггером, элементы DD1 и DD2 образуют схему управления с прямыми входами, а элементы DD3 и DD4 образуют фиксатор (асинхронный RS-триггер). Однако, в отличие от схемы синхронного RS-триггера в схеме D-триггера входами DD2 являются сигналы с выхода DD1 и C через задержку.

При значении сигналов C=1 и D=1 на выходе элемента DD1 устанавливается логический 0, и триггер переключается в состояние «1».

При значении C=1 и D=0 на выходе элемента DD2 устанавливается логический 0 и триггер переключается в состояние «0». У D-триггера любые комбинации входных сигналов разрешены (табл. 3.6).

Из временных диаграмм следует, что время переключения синхронного одноступенчатого D-триггера t D 5t, а длительность синхросигнала (с учётом задержек) определяется из условия tC 3t. Максимальная и рабочая частоты переключения синхронного одноступенчатого D-триггера равны соответственно f max и f.

Таблица функционирования синхронного D-триггера Синхронный одноступенчатый D-триггер имеет 3 режима работы (табл. 3.7).

Режимы работы синхронного D-триггера Для организации синхронного (статического, управляемого уровнем) одноступенчатого Т-триггера в схеме синхронного одноступенчатого RS-триггера на ЛЭ И-НЕ (рис. 3.6.А) вход S соединяют с выходом DD4, а вход R соединяют с выходом DD3 (рис. 3.9.А).

Рис. 3.9. Синхронный T-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ На рис. 3.9.А, аналогично с синхронным RS-триггером, элементы DD1 и DD2 образуют схему управления с прямыми входами, а элементы DD3 и DD4 образуют фиксатор (асинхронный RS-триггер). Однако, в отличие от схемы синхронного RS-триггера в схеме T-триггера входами для элементов DD1,2 являются сигналы с выхода триггера: Q и Q соответственно.

При значении сигналов C=1 и выхода Q=0 триггер переключается в состояние «1». При значении C=1 и Q=1 триггер переключается в состояние «0». Т-триггер меняет одно устойчивое состояние на другое всякий раз, когда на вход С приходит единичный импульс достаточной продолжительности (табл. 3.8).

Из временных диаграмм следует, что время переключения синхронного одноступенчатого Т-триггера tT 4t, а длительность синхросигнала (единичного уровня) определяется из условия tC 2t. Максимальная и рабочая частоты переключения синхронного одноступенчатого T-триггера равны соответственно f max и f.

Таблица функционирования синхронного T-триггера Синхронный одноступенчатый T-триггер имеет 3 режима работы (табл. 3.9).

Режимы работы синхронного T-триггера T-триггер построенный на основе одноступенчатых RS и D триггерах работает не надёжно, т.к. запоминающий триггер выполняет две функции – является источником информации для входного каскада и в тоже самое время является приёмником этой же информации. Такой Tтриггер имеет строгое ограничение на длительность тактового импульса, чтобы обеспечить корректную работу триггера.

T-триггер надёжной структуры строится с использованием двухступенчатых RS-триггеров или триггеров с динамическим управлением.

Для организации синхронного (статического, управляемого уровнем) одноступенчатого JK-триггера в схеме синхронного одноступенчатого RS-триггера на ЛЭ И-НЕ (рис. 3.6.А) элементы DD1 и DD2 заменяют на 2ЛЭ 3И-НЕ, на входы которых подают сигналы C, Q, J и C, Q, K соответственно (рис. 3.10.А).

Рис. 3.10. Синхронный JK-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ На рис. 3.10.А, аналогично с синхронным RS-триггером, элементы DD1 и DD2 образуют схему управления с прямыми входами, а элементы DD3 и DD4 образуют фиксатор (асинхронный RS-триггер). Однако, в отличие от схемы синхронного RS-триггера в схеме JK-триггера входами для элементов DD1,2 являются сигналы: C, Q, J и C, Q, K соответственно.

При значении сигналов C=1, J=1, K=0 и выхода Q=0 триггер переключается в состояние «1». При значении C=1, J=0, K=1 и Q=1 триггер переключается в состояние «0». Когда на входе триггера имеется комбинация сигналов C=1, J=1, K=1, то он начинает работать аналогично синхронному одноступенчатому Т-триггеру (табл. 3.10).

Из временных диаграмм следует, что время переключения синхронного одноступенчатого JK-триггера t JK 4t, а длительность синхросигнала (единичного уровня) определяется из условия tC 2t. Максимальная и рабочая частоты переключения синхронного одноступенчатого JK-триггера равны соответственно f max и f.

Таблица функционирования синхронного JK-триггера Синхронный одноступенчатый JK-триггер имеет 5 режимов работы (табл. 3.11).

Режимы работы синхронного JK-триггера Одноступенчатый JK-триггер в счётном режиме работает не надёжно, т.к. запоминающий триггер выполняет две функции – является источником информации для входного каскада и в тоже самое время является приёмником этой же информации. Такой JK-триггер имеет строгое ограничение на длительность тактового импульса, чтобы обеспечить корректную работу триггера.

На практике в основном используется двухступенчатый JK-триггер или JK-триггер с динамическим управлением.

На основе одноступенчатого JK-триггера можно построить одноступенчатые D-, T- и RS- триггеры (рис. 3.11).

Рис. 3.11. Одноступенчатые триггеры на основе JK-триггера: А – Dтриггер; Б – T-триггер; В – RS-триггер Двухступенчатые триггеры содержат две ячейки памяти, запись информации в которые происходит последовательно в разные моменты времени. Такую структуру называют системой «ведущий-ведомый» или MS-структурой. Первая ступень M (Master – основная, ведущий) служит для промежуточной записи входной информации, а вторая – S (Slave – вспомогательная, ведомый) – для последующего запоминания и хранения.

Функциональные свойства всей триггерной системы определяются первой ступенью, вторая ступень может быть одинакова для всех случаев и обычно представляет собой синхронный RS-триггер со статическим управлением.

Двухступенчатый ведет себя подобно триггеру с инверсным динамическим управлением, хотя обе его ступени имеют статическое управление. Этот эффект достигается за счёт того, что новая информация переписывается во вторую ступень (ведомую) после спада активного уровня синхросигнала.

Схема двухступенчатого RS-триггера на элементах И-НЕ состоит из двух одинаковых синхронных RS-триггеров со статическим управлением (рис. 3.12.А). Тактовый вход ведущего триггера связан со входом ведомого через инвертор.

Рис. 3.12. Двухступенчатый RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ При значении сигналов C=1, S=1, R=0 ведущий триггер (M) переключается в состояние «1», когда C=0, ведомый триггер (S), также переключается в состояние «1». При значении C=1, S=0, R=1 ведущий триггер (M) переключается в состояние «0», а при C=0 ведомый триггер (S), также переключается в состояние «0». Комбинация входных сигналов CSR=1 запрещена, поскольку приводит к неопределенному состоянию триггера (табл. 3.12).

Из временных диаграмм следует, что время переключения двухступенчатого RS-триггера t RS 6t, а длительность синхросигнала (единичного уровня) определяется из условия tC 3t. Максимальная и рабочая частоты переключения такого триггера равны соответственно Таблица функционирования двухступенчатого RS-триггера Двухступенчатый RS-триггер имеет 4 режима работы (табл. 3.13).

Режимы работы двухступенчатого RS-триггера В двухступенчатом триггере смена входной информации может происходить во время действия синхросигнала, т.к. перезапись сигналов из первой ступени во вторую происходит с окончанием синхросигнала, т.е. по принципу внутренней задержки.

3.7.2. Двухступенчатые триггеры на основе RS-триггера На основе двухступенчатого RS-триггера можно построить двухступенчатые D-, T- и JK- триггеры (рис. 3.13). Одноступенчатые и с динамическим управлением D-, T- и JK- триггеры строятся аналогичным образом на основе одноступенчатого и динамического RS-триггера соответственно.

Рис. 3.13. Двухступенчатые триггеры на основе RS-триггера: А – D-триггер;

3.8. Триггер с самоблокировкой (динамический триггер) Для триггеров с динамическим управлением можно менять информационные сигналы при любом уровне синхросигнала без появления ошибки. В таких схемах тактовый сигнал активен на коротком промежутке времени в окрестностях нарастающего или спадающего фронта тактового импульса. Чаще всего RS-триггер с динамическим управлением строится по схеме трёх триггеров (рис. 3.14.А).

Рис. 3.14. Динамический RS-триггер: А – функциональная схема; Б – УГО; В – временные диаграммы работы; tЛЭ – время переключение ЛЭ И-НЕ При значении сигналов C=1, S =0, R =1 триггер переключается в состояние «1». При значении C=1, S =1, R =0 триггер переключается в состояние «0». При подаче описанных управляющих комбинаций и после истечения времени 2tЛЭ сигналы с входов S и R перестают оказывать какое-либо воздействие на состояние триггера, до прихода следующего положительного фронта на вход С. Комбинация входных сигналов C=1, S =0, R =0 запрещена, поскольку приводит к неопределенному состоянию триггера (табл. 3.14).

Из временных диаграмм следует, что время переключения динамического RS-триггера t RS 5t, а длительность синхросигнала (единичного уровня) определяется из условия tC 4t. Максимальная и рабочая частоты переключения такого триггера равны соответственно f max Таблица функционирования динамического RS-триггера Динамический RS-триггер имеет 4 режима работы (табл. 3.15).

Режимы работы динамического RS-триггера В динамическом триггере смена управляющие сигналы с входов S и R действуют на триггер короткое время – в окрестностях положительного фронта тактового импульса.

1. Каково назначение триггеров.

2. Чем различаются между собой одно- и двухступенчатые триггеры.

3. Чем отличаются триггеры с динамическим управлением от триггеров со статическим управлением.

4. Какие свойства схемы делают её триггером. Является ли триггером приведённая ниже схема:

5. Какой триггер называется счётным.

6. Какой сигнал является установочным для схемы триггера на элементах И-НЕ, какой сигнал является установочным для схемы триггера на элементах ИЛИ-НЕ.

7. Ниже на рисунке представлены различные варианты Dтриггеров и временные диаграммы на входах выходах. Проставьте каким выходам соответствуют приведённые временные диаграммы.

8. Определите тип триггера по приведённой временной диаграмме и нарисуйте его УГО. Укажите функциональное назначение пронумерованных входов.

9. Определите тип триггера по приведённой временной диаграмме и нарисуйте его УГО. Укажите функциональное назначение пронумерованных входов.

10. Определите тип триггера по приведённой временной диаграмме и нарисуйте его УГО. Укажите функциональное назначение пронумерованных входов.

11. Определите тип триггера по приведённой временной диаграмме и нарисуйте его УГО. Укажите функциональное назначение пронумерованных входов.

12. Имеется синхронный JK-триггер с динамическим управлением. Организуйте на его основе синхронные D-, T- и RS- триггеры.

13. Какая из приведённых диаграмм работы тактируемого RSтриггера соответствует синхронизации задним фронтом. Приведите условное обозначение такого триггера.

14. Приведите временные диаграммы на выходе приведённой ниже схемы при нахождении переключателя П в положении A и в положении B.

15. С помощью временных диаграмм определить назначение схемы, приведенной на рисунке:

4. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА

Регистры – последовательностное устройство, предназначенное для записи, хранения и (или) сдвига данных, представленных в виде многоразрядного двоичного кода.

В общем случае регистры могут выполнять следующие операции над словами:

1. Установка регистра в нулевое состояние.

2. Запись входных данных в последовательном коде.

3. Запись входных данных в параллельном коде.

4. Хранение данных.

5. Сдвиг хранимого кодового слова вправо или влево.

6. Выдача хранимых данных в последовательном коде.

7. Выдача хранимых данных в параллельном коде.

Любой n-разрядный регистр состоит из n однотипных ячеек – разрядных схем, выходной сигнал каждой из которых ассоциируется с весовым коэффициентом соответствующего разряда двоичного кода, при этом каждая разрядная схема состоит из триггера, как элемента памяти и некоторой комбинационной схемы, преобразующей входные воздействия и состояния триггера в выходные сигналы регистра.

Регистры могут быть классифицированы по различным признакам.

Рассмотрим основные из них.

По способу приёма и выдачи информации регистры подразделяют на:

параллельные (статические) – приём и выдача данных производится по всем разрядам;

последовательные (сдвигающие) – данные записываются в последовательном коде разряд за разрядом; тактирующие сигналы перемещают слово в разрядной сетке;

параллельно-последовательные (универсальные) – имеют входы и выходы для приёма и выдачи данных, как последовательным, так и параллельным кодом.

По количеству каналов передачи переменных регистры делят на однофазные и парафазные. В парафазном регистре данные передаются по двум каналам – в прямом и инверсном коде.

По способу тактирования регистры разделяют на однотактные и многотактные. Первые управляются одной последовательностью синхроимпульсов, вторые – несколькими последовательностями синхроимпульсов.

4.1.1. Последовательные сдвигающие регистры Последовательные сдвигающие регистры представляют собой цепи последовательных взаимосвязанных одноразрядных схем. В регистрах данного типа коды принимаются и выдаются разряд за разрядом. Тактирующие сигналы перемещают слово в разрядной сетке.

Рис. 4.1. DSR: А – парафазная функциональная схема; Б – однофазная функциональная схема; В – временные диаграммы работы; t – время переключения В однотактных последовательных регистрах со сдвигом вправо (DSR – Data Serial Right) слово сдвигается на один разряд вправо при поступлении синхросигнала (рис. 4.1).

В однотактных последовательных регистрах со сдвигом влево (DSR – Data Serial Left) слово сдвигается на один разряд влево при поступлении синхросигнала (рис. 4.2).

Рис. 4.2. DSL: А – функциональная схема; Б – временные диаграммы работы;

t – время переключения триггера; В – УГО DSL; Г – УГО DSR Реверсивный однотактный последовательный регистр совмещает в себе DSR и DSL. Для управления, записи и выдачи данных в разных режимах (сдвиг вправо или влево) имеются раздельные входы и выходы (рис. 4.3). Команды «влево» и «вправо» одновременно не подаются.

Рис. 4.3. Реверсивный регистр: А – функциональная схема; Б – временные диаграммы работы; t – время переключения триггера В сдвигающих регистрах, не имеющих логических элементов в межразрядных связях, нельзя применять одноступенчатые триггеры, управляемые уровнем, поскольку некоторые триггеры могут за время действия разрешающего уровня синхросигнала переключиться неоднократно, что недопустимо.

ИС регистровых ЗУ входят в состав большинства серий, в том числе и микропроцессорные комплекты БИС в качестве регистров общего назначения (РОН) и многорежимных буферных регистров (МБР).

ЗУ на регистрах, построенных по схеме произвольного доступа, позволяет обращаться к любому регистру для записи или чтения данных. Они реализуются на параллельных регистрах. В отличие от них регистровое ЗУ с последовательным доступом для обращения к нужной информации требует перебор адреса в сторону увеличения или уменьшения адресов.

В качестве примера рассмотрим функциональную схему ИС ИР26 серии 1533 (рис. 4.4).

Рис. 4.4. К1533ИР26: А – функциональная схема; Б – УГО В данной ИС можно хранить четыре 4-х разрядных слова. Возможна независимая и одновременная запись одного слова и чтения другого по разным адресам. Информационные входы регистров соединены параллельно, входы адресов записи AW1 и AW0 дают четыре комбинации, каждая из которых разрешает занести данные, присутствующие на входах D0-3, в соответствующий регистр (AW1 – старший разряд адреса, AW0 – младший). Запись данных осуществляется при наличии логического нуля на входе WR. При WR 1 – запись не производится. Рассматриваемая ИС асинхронная, т.е. запись и считывание данных осуществляется при наличии логического нуля на входах WR и RD соответственно. Считывание информации производят установкой адреса нужного регистра на адресных входах AR1 и AR0, где AR1 – старший разряд, а AR0 – младший. Чтение данных возможно только при RD 0, если RD 1, то выходы ИС переводятся в высокоимпедансное состояние.

Разделение адресов AW и AR позволяет одновременно осуществлять запись в один регистр, а считывать с другого. Таким образом, ИС может работать в четырёх режимах: запись слова в любой из регистров, считывание слова из любого регистра, одновременная запись слова в любой из регистров и считывание слова из любого регистра, хранение информации при WR 1 и RD 1.

Такие ИС допускают объединение одноимённых входов и выходов для наращивания разрядности регистров и объёмов. Поскольку выходные каскады с 3-мя состояниями, то одноимённые выходы отдельных ИС просто объединяются (до 128 ИС). При наращивании разрядности хранимых слов в ИС соединяют параллельно входы разрешения и адресации нескольких ИС, выходы которых в совокупности дают единое информационное слово.

4.1.3. Построение памяти нужного объёма на стандартных ИС На практике встречаются три типа задач:

1. Наращивание разрядности хранимых слов.

2. Наращивание числа хранимых слов.

3. Наращивание разрядности и числа хранимых слов.

Первая задача (наращивание разрядности хранимых слов) решается параллельным включением ИС с объединением разрешающих и адресных входов. Таким образом, наращивание размерности хранимых слов не требует дополнительных аппаратных затрат, кроме ИС ЗУ (рис. 4.5).

Рис. 4.5. Наращивание разрядности хранимых слов Количество хранимых в памяти слов однозначно связано с разрядностью используемого адресного слова, поэтому для увеличения количества хранимых слов необходимо увеличить разрядность шины адреса.

Такое расширение обеспечивается за счёт использование дешифратора, на который подаются старшие разряды адреса, а выходы дешифратора выбирают ИС ЗУ, которая будет работать – остальные ИС ЗУ будут находиться в третьем состоянии.

Рис. 4.6. Увеличение количества хранимых слов На рис. 4.6. рассмотрен пример построение ЗУ 4К к 1 на ИС 1К к 1.

Для обращения к объёму памяти 4К необходимо 12-ти разрядное адресное слово. Старшие разряды (А11 и А10) подаются на дешифратор, выходы которого подсоединяются к разрешающим входам соответствующих ИС ЗУ.

В общем случае при наращивании числа хранимых слов определяется требующаяся разрядность адреса, выбирается доступная ИС ЗУ, определяется требующееся количество ИС и разность разрядов обрабатывается с помощью дешифратора, для этого выбирается соответствующий дешифратор и строится схема.

Наращивание разрядности и числа хранимых слов осуществляется одновременным использованием предыдущих методов. На рис. 4.7.

приведён пример построение ЗУ 4К к 4 на ИС 1К к 1.

Рис. 4.7. Увеличение разрядности и количества хранимых слов 4.2.1. Назначение, классификация счётчиков Счётчики предназначены для регистрации числа поступивших на счётчик сигналов и деления частоты. В них выполняются и такие микрооперации как установка в исходное состояние, хранение и выдача слов.

Счётчик характеризуется модулем счёта М (тоже самое, что и коэффициент пересчёта К). Счётчик переходит из состояния в состояние при поступлении входных сигналов, после каждых М сигналов счётчик возвращается к началу цикла. Счётчики различают:

По значению модуля счёта:

двоичные (М=2n), где n – разрядность счётчика;

двоично-кодированные (с произвольным модулем счёта М, но с кодированием состояний двоичным кодом);

счётчики с одинарным кодированием (счётчики Джонсона).

По направлению счёта:

суммирующие (прямого счёта);

вычитающие (обратного счёта);

реверсивные (с изменяемым направлением счёта).

По способу организации межразрядных связей:

с последовательным переносом;

с параллельным переносом;

с комбинированным переносом;

со сквозным переносом.

Быстродействие счетчика можно охарактеризовать следующими параметрами:

временем установления кода tK, отсчитываемым от начала входного сигнала, до момента установления нового состояния. Fmax=1/tK.

временем распространения переноса – от начала поступления входного сигнала до начала выходного, вызванного данным входным.

В основном счётчики строят на основе Т-триггеров и всего, что можно превратить в Т-триггер.

Структуру двоичного счётчика можно получить эвристическим путём или методом формального синтеза. Работа счётчика задаётся таблицей истинности (табл. 4.1), каждое состояние кодируется двоичным числом от 0 до М-1.

Таблица истинности суммирующего счётчика Триггер младшего разряда должен переключаться от одного входного сигнала. Триггер разряда Q1 должен переключаться через 2 входных сигнала, а Q2 через 4 (рис. 4.8). Поскольку частота переключения снижается вдвое, поэтому триггер может быть построен как цепочка последовательных Т-триггеров. Далее старший разряд должен изменяться при переключении младшего разряда из 1 в 0.

Рис. 4.8. Суммирующий счётчик: А – функциональная схема; Б – временные Представление счётчика цепочкой Т-триггеров справедливо как для суммирующего, так и для вычитающего вариантов, поскольку закономерность по соотношению частот переключения разрядов сохраняется как при просмотре таблицы сверху вниз (прямой счёт), так и снизу вверх (обратный счёт). Различия при этом состоят в направлении переключения предыдущего разряда, вызывающего переключение следующего. При прямом счёте следующий разряд переключается при переходе предыдущего в направлении от 1 к 0, а при обратном – при переключении от 0 к 1, то есть различие заключается в разном подключении входов триггеров к выходам предыдущих (рис. 4.9).

Рис. 4.9. Вычитающий счётчик: А – функциональная схема; Б – временные диаграммы работы. В – УГО вычитающего счётчика; Г – УГО суммирующего счётчика Полученные структуры относят к асинхронным счетчикам, т.к. в них каждый триггер переключается выходным сигналом предыдущего, и эти переключения происходят не одновременно.

4.2.3. Методы повышения быстродействия счетчиков Быстродействие счётчиков может характеризоваться следующими параметрами:

время установления кода tK, подсчитываемое от начала входного сигнала до момента установления нового состояния;

максимальная частота входных сигналов: Fc=1/tK;

время распространения переноса (от начала входного до начала выходного).

Для улучшения быстродействия счётчиков применяются различные методы.

Счётчик с параллельным переносом (рис. 4.10).

Рис. 4.10. Функциональная схема счётчика с параллельным переносом Достоинством схемы счётчика с параллельным переносом является достижение максимального быстродействия.

Недостатком данной схемы является ограниченное количество разрядов по причинам:

схема «И», как правило, имеет не более 8 входов;

младший разряд нагружается на все последующие, а значит количество последующих разрядов ограниченно его нагрузочной способностью;

разная нагрузочная способность у выходов счётчика (разрядов).

Рис. 4.11. Функциональная схема счётчика с групповым переносом Счётчик с параллельно- последовательным (комбинированным) переносом (рис. 4.11).

В качестве группы используется группа счётчиков с параллельным переносом.

Счётчик со сквозным переносом (рис. 4.12).

Рис. 4.12. Функциональная схема счётчика со сквозным переносом Такие счётчики изменяют направление счёта под воздействием управляющего сигнала или при смене точки подачи входного сигнала.

Рис. 4.13. Функциональная схема реверсивного счётчика Построение реверсивного счетчика идёт путём переноса точки съёма сигнала с триггера на противоположный выход под действием управляющего сигнала и с помощью элемента И-ИЛИ (рис. 4.13).

4.2.5. Двоично-кодированные счётчики с произвольным модулем счёта Двоичные счётчики имеют модуль счёта (коэффициент пересчёта) равный 2n, где n – любое натуральное число. Однако в практических задачах зачастую необходимо применить счётчики с коэффициентом пересчёта отличным от 2n.

Построение таких счётчиков основано на исключении лишних устойчивых состояний, т.е. такие счётчики строятся на основе nразрядного счётчика с естественным модулем счёта 2n. Для исключения лишних состояний одним из способов используют обратную связь, устанавливающий счётчик в исходное состояние при достижении желаемого коэффициента пересчёта (рис. 4.14).

Рис. 4.14. Функциональная схема счётчика с изменённым модулем счёта 4.2.6. Счётчики с недвоичным кодированием Счётчик Джонсона – это кольцевой регистр с перекрёстной обратной связью, которая замкнута на вход первого регистра с инверсии выходного сигнала (рис. 4.15). Количество устойчивых состояний у такого счётчика равно 2n, где n – количество триггеров.

Рис. 4.15. Счётчик Джонсона: А – функциональная схема; Б – временные Работа схемы: при нулевом исходном состоянии триггеров на вход D первого триггера подаётся логическая единица с инверсного выхода Q 2 третьего триггера. При появлении переднего фронта на входе «вход» первый триггер меняет своё состояние на единичное (режим установка в 1). На остальных триггерах отработал режим установка в 0.

С появлением второго переднего фронта на входе меняется режим на втором триггере с установки в ноль на режим установки в 1. Таким образом с приходом второго импульса 1 и 2 триггеры отработали режим установки в 1, оставшийся триггер отработал режим установки в 0. С приходом 3 импульса все триггеры переключатся в единичное состояние. Начиная с 4 импульса и заканчивая 6 импульсом, триггеры поочерёдно переключаются обратно в нулевое состояние (табл. 4.2).

Таблица истинности 3-х разрядного счётчика Джонсона По формулам в табл. 4.2 на основе 3-х разрядного счётчика Джонсона стоится счётчик с недвоичным кодированием 1 из N, который имеет 2n выходов. Наличие единицы на одном из выходов указывает, сколько данный счётчик посчитал импульсов на входе (рис. 4.16).

Рис. 4.16. Счётчик 1 из N: А – функциональная схема; Б – временные диаграммы работы Синхронизация и тактирование – важнейшие процессы, обеспечивающие корректную работу цифровых устройств.

Под тактированием подразумевается выработка командных сигналов для выполнения действий, операций.

Синхронизация относится к временному согласованию взаимодействующих сигналов.

4.3.1. Синхронизация цифровых устройств со статическим управлением D-триггер с прямым статическим управлением постоянно запоминает входной сигнал D и через задержку tQ выдаёт этот сигнал на выход Q, если на входе СИ имеется уровень напряжения, соответствующий напряжению уровня логического нуля (рис. 4.17). Если на вход СИ подан логический ноль, то на выходе Q выдаётся последний сохранённый сигнал со входа D и при этом сигналы на входе D не могут влиять на выход Q.

Рис. 4.17. А – кольцевая схема с D-триггером; Б – схема генерации серии импульсов; В – временная диаграмма работы схем Длительность активного уровня СИ обязательно должна быть больше времени переключения триггера tQ для корректной записи входного сигнала D. Кольцевая схема на D-триггере наглядно иллюстрирует постоянную запись входного сигнала D при наличии активного уровня сигнала на входе СИ. Если на выход такой схемы добавить ЛЭ 2И, на входы которого подать сигналы СИ и Q, то такая схема будет формировать на выходе серию коротких импульсов с периодом 2 tQ. Количество импульсов зависит от длительности активного уровня сигнала на входе СИ. Период серии импульсов можно увеличить, если между инверсным выходом триггера и его входом D поместить задержку.

Главной целью примера кольцевой схемы с D-триггером была не выработка тактирующих сигналов, а иллюстрация важности двух моментов:

длительность t1СИ должна быть больше времени переключения Dтриггера для обеспечения его корректной работы;

во время действия активного уровня сигнала на входе синхронизации D-триггера необходимо удерживать в одном уровне сигнал на 4.3.2. Синхронизация цифровых устройств с динамическим управлением Триггеры с динамическим управлением имеют два важных параметра: время предустановки tП и время удержания tУ (рис. 4.18).

tП – интервал времени до поступления активного фронта синхросигнала, в течение которого информационный сигнал должен оставаться неизменным.

tУ – интервал времени в течение которого происходит воздействие активного фронта синхросигнала, в это время информационный сигнал также должен оставаться неизменным.

Рис. 4.18. А – схема динамического D-триггера; Б –временная диаграмма работы схем Соблюдение времени предустановки и удержания обеспечивает корректную запись динамическим триггером входной информации.

При проектировании цифровых устройств одной из важнейших задач является задача синхронизации работы отдельных частей, компонент устройства со входящими и вырабатываемыми сигналами. При этом наряду с параметрами tП, tУ и tQ, также важными параметрами являются t1СИ и t0СИ, где t1СИ –длительность сигнала в состоянии логической единицы, а t0СИ – в состоянии логического нуля. Также немало важно учитывать различные по значению задержки всех компонент проектируемого устройства. Для ПЛИС важными параметрами также являются tРАС – время распространения сигнала от входа к выходу ПЛИС и tПЕР – время переключения вентиля ПЛИС.

1. Нарисовать временные диаграммы для точек A–K. По временным диаграммам определить сколько раз нужно нажать кнопку Кн1 для того, чтобы светодиод VD1 загорелся. Примечание: изначально все Ттриггеры установлены в 0.

2.. Нарисовать временные диаграммы на выходах 1, 2, 3, 4, предлагаемой схемы, выполненной на элементах ТТЛШ, при выдаче генератором G девяти прямоугольных импульсов (за исходное состояние регистра принять нулевое).

3. Используя временные диаграммы, поясните работу предложенной кольцевой схемы. Найдите состояние выходов после 7-го входного импульса, если исходное состояние 0000. Определите коэффициент деления частоты входных сигналов.

После 7-ми входных импульсов состояние триггеров будет T1= ; T2= 4. Постройте временные диаграммы и определите коэффициент деления частоты входной последовательности импульсов. За исходное состояние принять 0000.

5. Определите коэффициент деления предложенной схемы счётчика-делителя. Для решения задачи постройте временные диаграммы.

6. Используя временные диаграммы, поясните работу кольцевой схемы. Какое состояние выходов схемы будет после 7-го входного импульса, если исходное состояние 0000.

7. Нарисовать временные диаграммы на выходах 1, 2, 3, 4, предлагаемой схемы, выполненной на элементах ТТЛШ, при выдаче генератором G периодической последовательности прямоугольных импульсов (за исходное состояние регистра принять единичное).

8. Нарисовать временные диаграммы и определить функциональное назначение схемы. Перед подачей входных сигналов все триггеры установлены в состояние «0».

9. Построить из ИС К1533ИР26 (УГО приведено на рис. 4.4.Б) ОЗУ ёмкостью 64 8-ми разрядных слов. Все режимы ИС сохранить.

10. Имеются ИС памяти SRAM ёмкостью 256 4-разрядных слов (УГО приведено ниже). Спроектировать память на данных ИС ёмкостью 1024 8-разрядных слов. Необходимые СИС используйте по своему усмотрению.

11. Имеются JK-триггера (УГО приведено ниже). Постройте на них и требующихся логических ИС четырёхразрядный реверсивный регистр.

12. Имеется D-триггер с динамическим управлением (УГО приведено ниже). Постройте на нём и требующихся логических ИС 4-х разрядный реверсивный счетчик с последовательным переносом.

13. Опишите назначение входов «вход 1» и «вход 2» на рис. 4.13.

14. Нарисуйте временные диаграммы работы схемы, приведённой на рис. 4.13. Опишите и объясните требование к входному сигналу в данной схеме.

5. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА

К узлам комбинационного типа относятся мультиплексоры, демультиплексоры, дешифраторы, шифраторы, приоритетные шифраторы, сумматоры, АЛУ, компараторы (сравнители кодов), матричные умножители, схемы контроля (паритет, код Хэмминга), преобразователи кода и т.д.

5.1.1. Схемотехническая реализация двоичных дешифраторов Дешифраторы относятся к преобразователям кодов (кодирующим устройствам). Кодирующим устройством называют логический узел, преобразующий многоразрядный входной код в выходной код, построенный по иному закону. Название условно, поскольку любое устройство преобразует некоторый входной код в некоторый выходной, т.е. является кодовым преобразователем.

Двоичным дешифратором или декодером (от англ. слова decoder) чаще всего называют кодирующее устройство, преобразующее двоичный код в код «1 из N». Из всех m выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах дешифратора уровни напряжения неактивные. Условное изображение дешифратора на схемах показано на рис. 5.1.

Рис. 5.1. Условное обозначение двоичного дешифратора Если дешифратор имеет n входов, m выходов и использует все возn можные наборы входных переменных, то m = 2. Такой дешифратор называют полным в отличие от неполного, использующего лишь часть возможных наборов и имеющего соответственно меньшее число выходов и внутренних схемных элементов.

Дешифратор используют, когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства – его адрес – представлен двоичным кодом. Входы дешифратора (их иногда называют адресными входами) обозначают их двоичными весами. Кроме информационных входов дешифратор обычно имеет один или несколько разрешающих (управляющих, стробирующих) входов Е (от англ. слова enable – разрешать). Дешифратор, имеющий разрешающий вход, иногда называют декодер-демультиплексор и на условном обозначении вместо символа DC используют символ DX. При наличии разрешения по этому входу дешифратор работает как обычно, при его отсутствии на всех выходах устанавливаются неактивные уровни независимо от поступившего кода адреса. Если разрешающих входов несколько, то общий сигнал разрешения работы образуется как конъюнкция сигналов отдельных входов. Часто дешифратор имеет инверсные выходы. В этом случае только один выход имеет нулевое значение, а все остальные – единичные. При запрещении работы дешифратора на всех его выходах будет присутствовать логическая единица.

Функционирование дешифратора описывается системой конъюнкций:

Схемотехнически дешифратор представляет собой совокупность конъюнкторов, не связанных между собой. Схема линейного дешифратора «3-8» при одном разрешающем входе Е на элементах И приведена на рис. 5.2. Кроме элементов для выработки выходных функций, дешифратор, как и многие другие ИС, снабжен схемами для выработки парафазных сигналов и однофазных (прямых), поступающих на входы ИС. Заметим, что входная прямая переменная непосредственно в схеме не используется, а вырабатывается повторно как двойная инверсия от входной.

Рис. 5.2. Схема дешифратора «3-8» на элементах И Это сделано для того, чтобы свести к единице кратность нагрузки, которую представляет вход дешифратора для источника сигнала.

В сериях ИС дешифратор либо строят из элементов И-НЕ и на его выходах вырабатываются инверсии функций Fi, т.е. активным уровнем будет низкий. Ликвидировать инверсии на выходах можно или подключив инверторы или построив дешифратор на элементах ИЛИ-НЕ. Число входных инверторов при этом не изменится.

Время установления выходного сигнала дешифратора t DC 3, где – задержка сигнала в логическом элементе.

Рис. 5.3. Фрагмент схемы дешифратора «4-16» с управлением по одной из Отсюда видно, что дешифратор относится к числу быстродействующих элементов. Рассмотренный вариант подключения разрешающего входа не вносит дополнительной задержки, но требует увеличения на единицу числа входов конъюнкторов. Поскольку быстродействие дешифратора достаточно велико, может использоваться другой вариант подключения разрешающего входа, имеющий задержку 4.

На рис. 5.3 приведён фрагмент схемы с управлением по одной переменной.

Вариант основан на том, что в дешифраторе не найдется ни одного конъюнктора, к которому любая переменная не была бы подключена или в прямой или в инверсной форме. Поэтому, если и в прямой и в инверсный тракты любой входной переменной поставить элементы И и завести на них сигнал Е, то при Е=0 будут заперты абсолютно все конъюнкторы, формирующие выходные функции.

Как известно, корпуса ИС с большим числом выводов изготавливать сложно и они дороги. С этой точки зрения дешифраторы относятся к крайне неудачным схемам, так как у них при простой внутренней структуре и малом числе схемных элементов много внешних выводов.

Для размещения в обычном недорогом корпусе подходит только дешифратор с 4 адресными входами «4-16». Более «размерных» дешифраторов в сериях ИС нет.