На правах рукописи

Беляев Андрей Александрович

ПРИНЦИПЫ ПОСТРОЕНИЯ И РАЗРАБОТКА DSP-ЯДЕР

С ОПТИМАЛЬНЫМ ПО ПРОИЗВОДИТЕЛЬНОСТИ КОНВЕЙЕРОМ

ДЛЯ ВЫЧИСЛИТЕЛЬНЫХ И УПРАВЛЯЮЩИХ СИСТЕМ

05.13.05 – Элементы и устройства вычислительной техники

и систем управления

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

Москва – 2010

Работа выполнена на Государственном унитарном предприятии «Научнопроизводственный центр «Электронные вычислительно-информационные системы».

Научный руководитель: доктор технических наук Петричкович Ярослав Ярославович

Официальные оппоненты: доктор технических наук Крыликов Николай Олегович, кандидат технических наук Бакланов Александр Иванович

Ведущая организация: ОАО «Институт электронных управляющих машин имени И.С. Брука», г. Москва

Защита состоится « » 2010 г. в часов минут в аудитории 3103 на заседании диссертационного совета Д 212.134.02 Московского государственного института электронной техники (технического университета) по адресу: 124498, Москва, г. Зеленоград, проезд 4806, д. 5, МИЭТ (ТУ).

С диссертацией можно ознакомиться в научной библиотеке Московского государственного института электронной техники (технического университета).

Автореферат разослан « » 2010 года.

Ученый секретарь диссертационного совета Д 212.134.02, доктор технических наук Гуреев А. В.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность работы. Модернизация отечественной экономики, перевод е на рельсы инновационного развития предполагает создание современной микропроцессорной элементной базы для вычислительных систем и систем управления различного назначения, в том числе цифровых процессоров обработки сигналов – DSP (Digital Signal Processors). Важнейшим требованием и направлением совершенствования DSP-процессоров является повышение их производительности, которое достигается не только за счт лучшей технологии производства, но и за счт совершенствования архитектуры.

В разработку теории и практики построения вычислительных систем и микропроцессорной техники существенный вклад внесли известные российские ученые:

С.А.Лебедев, В.М.Глушков, В.С.Бурцев, Б.А.Бабаян, Л.Н.Преснухин, Ю.В.Гуляев, А.И.Галушкин, В.Б.Бетелин, К.А.Валиев, В.А.Шахнов, В.П.Корячко и другие. В разработке новых архитектур процессоров, а также в области практической реализации их в виде интегральных схем участвовали отечественные предприятия: ИТМ ВТ им. С.А.Лебедева, НИИСИ РАН, НИИМА "Прогресс", НТЦ «Модуль», ЗАО «МЦСТ», ГУП НПЦ «ЭЛВИС» и многие другие.

Одним из наиболее эффективных и широко применяемых архитектурных методов повышения производительности является конвейерная обработка команд. Общая идея конвейера связана с разбиением процесса обработки данных на этапы и организацией их параллельного во времени выполнения. Тем самым реализуется принцип параллелизма (или «совмещение операций») на уровне команд. Принцип совмещения операций был выдвинут академиком С.А.Лебедевым и впервые реализован в машине М20 в 1956 году. В дальнейшем эта идея получила развитие в трудах многих отечественных и зарубежных учных и была успешно реализована в многочисленных устройствах цифровой обработки данных.

Однако на практике существует проблема падения производительности конвейера, связанная с наличием в исполняемых приложениях программных переходов и зависимостей по данным, приводящих к длительным простоям конвейера. По этой причине при разработке DSP-процессоров актуальной является задача построения оптимального по производительности конвейера инструкций с учетом статистических характеристик исполняемых программ. Сложность задачи ещ более возрастает при реализации сигнальных процессоров в виде DSP-ядер для многоядерных систем на кристалле в связи с необходимостью учета временных характеристик используемого технологического базиса.

Поэтому объектом исследования в данной работе являются ядра процессоров сигнальной обработки (DSP-ядра) для многоядерных систем на кристалле, а предметом исследования – принципы построения и разработка DSP-ядер с оптимальным по производительности конвейером инструкций.

Целью диссертационной работы является разработка принципов построения оптимального по производительности конвейера DSP-ядра с учтом как статистических характеристик исполняемых программ, так и временных характеристик используемого технологического базиса, и создание на этой основе серии масштабируемых DSP-ядер для вычислительных и управляющих систем.

Для достижения этой цели необходимо решить следующие задачи:

1. Вывести математическую зависимость производительности DSP-ядра от числа фаз (глубины) его конвейера при наличии в исполняемом приложении программных переходов и зависимостей по данным, а также соотношения для расчета оптимальной по производительности глубины конвейера.

2. Разработать методику определения статистических характеристик программной трассы (относительных частот программных переходов и зависимостей по данным) посредством построения и редукции графа зависимостей по данным.

3. Разработать комплексную методику оптимизации конвейера DSP-ядра по производительности с учтом статистических характеристик исполняемых программ и временных характеристик используемого технологического базиса.

4. На основе комплексной методики выполнить разработку серии масштабируемых DSP-ядер с оптимальным по производительности конвейером для различных задач сигнальной обработки и различных технологических базисов.

5. Провести анализ и разработать принципы и способы построения многоядерных систем на кристалле с реконфигурируемыми потоками данных и управления на основе разработанных DSP-ядер, внедрить разработанные ядра в состав многоядерных систем на кристалле и экспериментально определить достигаемую ими производительность.

Методы исследования. Для решения поставленных задач использовались теория оптимизации, теория программирования, теория графов, алгоритмы цифровой обработки сигналов, теория и методы проектирования интегральных схем.

Научная новизна. При выполнении диссертационной работы получены следующие новые научные результаты.

1. Выведены математические соотношения, выражающие зависимость производительности DSP-ядра от глубины его конвейера при наличии в исполняемом приложении программных переходов и зависимостей по данным.

2. Выведены математические соотношения для расчета оптимальной по производительности глубины конвейера.

3. Разработана методика определения статистических характеристик программной трассы посредством построения и редукции графа зависимостей по данным.

Предложены и теоретически обоснованы правила редукции графа зависимостей.

4. Впервые разработана комплексная методика оптимизации конвейера DSP-ядра по производительности с учтом как статистических характеристик исполняемых программ, так и временных характеристик технологического базиса, предназначенная для практического проектирования DSP-ядер.

5. Проведен анализ, предложены принципы и способы построения многоядерных систем на кристалле с реконфигурируемыми потоками данных и управления и аппаратными средствами синхронизации вычислительных потоков на основе разработанных DSP-ядер.

Практическая значимость работы состоит в следующих достижениях.

1. Применение полученных в работе теоретических результатов позволило повысить, по сравнению с известными ранее методами, точность определения оптимальной глубины конвейера DSP-ядра. Для отдельных приложений повышение точности достигает 50%, что позволяет соответственно уменьшить аппаратные затраты на конвейеризацию при одновременном росте производительности на 10% и более.

2. Разработанная методика позволяет определить оптимальную глубину конвейера DSP-ядра аналитическими методами, не прибегая к ресурсоемкому моделированию, тем самым сокращая сроки проектирования на 20-25%.

3. Разработанная автором серия DSP-ядер ELcore-ххTM представляет собой библиотеку процессорных IP-ядер, многократно применяемых при проектировании многоядерных систем на кристалле различного назначения.

4. Внедрение разработанных DSP-ядер в состав многоядерных микросхем сигнальных процессоров позволило обеспечить их производительность на уровне сопоставимом или превосходящем лучшие мировые аналоги. В частности, DSPкластер QELcore-09TM на частоте 500 МГц обеспечивает производительность Гфлоп/с.

5. Предложенные принципы и способы построения многоядерных систем на кристалле обеспечивают объединение DSP-ядер в многоядерные кластеры с высокой скоростью обмена данными и аппаратной синхронизацией вычислительных потоков. В 4-ядерном DSP-кластере QELcore-09TM обеспечивается скорость обмена 80 Гбайт/с внутри кластера и 8 Гбайт/с – с центральными процессором.

Достоверность результатов работы обусловлена применением общепринятых математических методов оптимизации, математического моделирования, использованием систем автоматизированного проектирования, и подтверждается многолетним опытом эксплуатации DSP-ядер ELcore-xxTM в составе систем на кристалле, разработанных на основе теоретических и технических идей данной работы.

Внедрение результатов работы.

На основе полученных научных результатов автором была разработана серия DSP-ядер ELcore-xxTM, на базе которой созданы микросхемы сигнальных процессоров семейства «Мультикор»: 1892ВМ3Т, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ7Я и др. Микросхемы сигнальных процессоров 1892ВМ3Т, 1892ВМ4Я, 1892ВМ5Я включены в «Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве и эксплуатации аппаратуры, приборов, устройств и оборудования военного назначения» (МОП 44 001.02-2009) МО РФ.

Микросхемы семейства «Мультикор» были внедрены при разработке аппаратуры на 51 предприятии. Среди них можно выделить системные концерны российской оборонной промышленности: ФГУП "НПО машиностроения", ОАО "Концерн "Созвездие", ОАО НПО "Алмаз" им. академика Расплетина, ОАО Концерн радиостроения "Вега", ФГУП ЦНИИ "Комета", ФГУП "НИИ "Вектор", ФГУП НПО "Орион", ФНПЦ «Раменское приборостроительное конструкторское бюро» и др.

Личный вклад автора. Все выносимые на защиту научные положения, проведенные в рамках диссертационной работы теоретические и экспериментальные исследования, разработка и внедрение выполнены автором лично.

Кроме того, автор участвовал в подготовке и проведении приемо-сдаточных испытаний изготовленных микросхем, в разработке программной, текстовой и конструкторской документации, а также проводил сопроводительные работы в местах эксплуатации изделий, созданных на базе изготовленных микросхем.

На защиту выносятся:

математические соотношения, выражающие зависимость производительности DSP-ядра от глубины конвейера и статистических характеристик (относительных частот программных переходов и зависимостей по данным) программной трассы;

математические соотношения для расчета оптимальной по производительности глубины конвейера DSP-ядра;

методика определения статистических характеристик программной трассы посредством построения и редукции графа зависимостей по данным;

комплексная методика оптимизации конвейера DSP-ядра по производительности с учтом статистических характеристик прикладных программ и временных характеристик технологического базиса и разработанная на ее основе серия масштабируемых DSP-ядер для обработки данных в форматах 8/16/32/64/128 разрядов для различных задач сигнальной обработки и технологических базисов;

принципы и способы построения многоядерных систем на кристалле с реконфигурируемыми потоками данных и управления и аппаратными средствами синхронизации вычислительных потоков на основе разработанных DSP-ядер и внедрение разработанных ядер в состав ряда многоядерных систем на кристалле.

Апробация работы. Основные результаты работы докладывались и обсуждались на: международной научно-технической конференции «Современные телевизионные технологии. Состояние и направления развития», Mосква, 2004 г.; Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем», Истра, 2005 г.; международной научно-технической конференции «Современные телевизионные технологии. Состояние и направления развития», Mосква, 2006 г.; Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем», Истра, 2006 г.; Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем», Истра, 2008 г.

По теме диссертации опубликовано 24 научных работы. Из них в ведущих рецензируемых журналах, входящих в перечень, утвержденный ВАК – 7, тезисов докладов всероссийских и международных конференций – 10, 1 авторское свидетельство об изобретении. Без соавторов опубликовано 8 работ.

Структура и объем работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка использованной литературы и приложений. Объем основного текста диссертации – 170 страниц. В работе содержится 77 рисунков и таблиц. Список литературы содержит 93 наименования.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обосновывается актуальность темы исследования, формулируются цели и задачи работы, перечисляются элементы научной новизны и практической значимости, дается краткое содержание глав.

В первой главе дается обзор архитектур современных микропроцессоров, включая процессоры цифровой обработки сигналов, и рассматриваются принципы конвейерной обработки команд.

Конвейеризация широко применяется в современных микропроцессорах и является одним из наиболее эффективных методов повышения их производительности.

При этом увеличение числа фаз конвейера должно, в принципе, приводить к повышению его производительности.

Однако на практике наличие в исполняемых приложениях зависимостей по данным и программных переходов приводит к вынужденным приостановкам конвейера, вызывающим падение его производительности. Длительность торможений зависит от структуры конвейера. Конвейер инструкций можно разделить на две части (каждая из которых делится на несколько фаз) – на установочную часть, во время которой происходит выборка и декодирование инструкции, и исполнительную, во время которой происходит собственно выполнение инструкции. Программные переходы вызывают перезагрузку установочной части конвейера, а зависимости по данным вызывают торможение в исполнительной части. Таким образом, потери, связанные с программными переходами и зависимостями по данным, определяются длительностью соответственно установочной и исполнительной частей конвейера.

Сигнальные процессоры ведущих мировых производителей – фирм Analog Devices (ADI) и Texas Instruments (TI), особенно работающие в формате данных с плавающей точкой, во многих случаях имеют довольно глубокий конвейер инструкций.

В качестве примера можно привести такие широко применяемые семейства процессоров, как TigerSharc фирмы Analog Devices со структурой конвейера (6/4), 6 - число фаз установочной, 4 - исполнительной части конвейера; TMS32064xx и TMS32067xx фирмы Texas Instruments со структурой конвейера соответственно (6 /5) и (6 /10).

Для прикладных программ с наличием значительного числа зависимостей по данным и программных переходов подобные структуры конвейера не являются оптимальными, и это приводит к тому, что при исполнении таких программ время простоя превышает время полезной работы конвейера.

В связи с этим при разработке новых семейств DSP-процессоров актуальной является задача оптимизации структуры конвейера с учетом статистических характеристик исполняемых программ. Эта задача приобретает ещ большую актуальность при проектировании DSP-ядер для многоядерных систем на кристалле. Это связано не только с повышающимися требованиями по производительности, но и с возрастающей сложностью таких систем и усложнением самого процесса проектирования в связи с переходом на более совершенные технологии.

При проектировании DSP-ядер для систем на кристалле должны также учитываться временные характеристики используемого технологического базиса (библиотеки элементов), ограничивающие предельную производительность конвейера.

Известные ранее методы оптимизации конвейера1 имеют приближенный характер и, кроме того, не учитывают временных свойств базиса проектирования (технологического базиса), чем и обуславливается актуальность настоящей работы.

Во второй главе анализируется механизм влияния программных переходов и зависимостей по данным на производительность конвейера инструкций. Показано, что среднее число тактов, затрачиваемое на исполнение процессором одной инструкции IPC-1, (IPC – Instructions per Cycle) определяется формулой:

где NS и NЕ – число фаз соответственно установочной и исполнительной части конвейера; pb – относительная частота исполненных инструкций программных переходов; pi – относительная частота исполненных инструкций с расстоянием зависимости по данным i. Расстоянием зависимости (dependency distance) между двумя инструкциями (разрешающей и зависимой) называется число инструкций, расположенных между ними, плюс одна.

Формула (1) может быть приведена к виду функции одной переменной, характеризующей глубину конвейера. Пусть E/S – отношение комбинационных задержек исполнительной CE и установочной CS части конвейера. Тогда может быть введен один параметр – n, характеризующий глубину конвейера, такой, что NЕ = nE, NS = nS, общая глубина конвейера N = NS + NЕ = n(E+S) и число тактов на инструкцию равно:

Emma P.G., Davidson E.S. Characterization ob Branch and Data Dependencies in Programs for Evaluating Pipeline Performance. // IEEE Trans. On Computers, Vol.C-36, NO.7, July 1987, pp.859-875.

где DE,S (n) – компонента, характеризующая торможение конвейера вследствие завиNE 1 nE раметра глубины конвейеризации такое, что pi = 0 для любого i>kE-1.

Пусть Tser и Tpip – период тактовой частоты соответственно неконвейеризованного и конвейеризованного процессора: Tser = С+L; Tpip = (С/N)+L, где С = CE + CS суммарная комбинационная задержка DSP-ядра; L - общие временные затраты на срабатывание триггера (включая setup/hold time, clock skew, jitter и т.д.). Отношение производительности конвейеризованного и неконвейеризованного процессора:

где = С/L характеризует увеличение производительности процессора, достигаемое путем конвейеризации, максимальное значение этой функции соответствует максимальной производительности DSP-ядра. Приравнивая нулю производную E,S(n) по n, определяем оптимальную глубину конвейеризации:

Повышение точности полученных соотношений по сравнению с ранее известными достигнуто за счет более полного учета статистических характеристик программной трассы. В известных ранее формулах использовалось приближение, фактически учитывающее зависимости по данным только между соседними инструкциями (т.е. предполагалось, что pi = 0 для всех i >1), тогда как в полученных формулах учитываются все такие характеристики.

Входящие в формулы (1) - (5) статистические характеристики - относительных частот программных переходов pb и зависимостей по данным pi) определяются посредством построения и редукции графа зависимостей по данным для программной трассы. Пример такого графа приведен на рис.1(а). Вершинами (узлами) графа являются исполняемые инструкции, дуги графа соответствуют зависимостям по данным между инструкциями. Дуги направлены от зависимой инструкции к разрешающей. На графе также нанесены исполненные программные переходы.

Рис.1. Пример построения и редукции графа зависимостей по данным При построении графа зависимостей по данным и в формулировках правил редукции применяются следующие обозначения:

• Taken Branch – исполненный программный переход.

• Branch Target – адрес программного перехода.

• Дуги зависимостей обозначаются парой чисел (in, ik), где in представляет зависимый узел (начало дуги), ik – разрешающий узел (конец дуги).

• При этом предполагается, что нижние индексы k, n и номера узлов ik, in упорядочены одинаковым образом, то есть если k < n, то и ik < in.

• Расстояние зависимости для дуги (in, ik) обозначается D(in,ik) = in - ik и представляет собой число инструкций между узлами in и ik (включая ik).

Если относительная частота исполненных программных переходов pb вычисляется просто как отношение числа этих переходов к общему числу инструкций (для приведенного графа pb=3/15), то с определением относительных частот pi все обстоит сложнее. Дело в том, что дуги зависимостей могут частично или перекрывать друг друга, таким образом, влияние некоторых зависимостей по данным может быть частично или полностью скомпенсировано наличием других. Такие избыточные дуги не должны учитываться при определении статистических характеристик pi. Задача, таким образом, состоит в том, чтобы удалить избыточные дуги с графа, при этом общее число тактов торможения не должно измениться. Для этой цели применяются правила редукции. Ниже приведены формулировки и иллюстрации (рис.2-4) действия трх известных правил редукции, а результат их применения – на рис.1(б).

Если в графе зависимостей узел in, где n > 1, зависит от n узлов, i0, i1,…, i1 j1, то дуга (j1, j0) может быть удалена с графа.

щиеся дуги (i1, i0) и (j1, j0), такие, что i < j0 < i1 < j1 и D(i1, i0) D(j1, j0), и если на интервале [i0+1, j0] нет дополj нительных задержек (то есть влоа) до редукции б) после редукции женных дуг или программных перехоРис.4. Правило редукции 3.

дов), то дуга (j1, j0) может быть удалена с графа.

Можно заметить, что некоторые пересекающиеся дуги не были удалены с графа, это означает, что вычисленные значения pi окажутся неточны. По этой причине в диссертации были предложены и доказаны два дополнительных правила редукции.

Одно из них (рис.5) касается возможности удаления одной из двух пересекающихся дуг зависимостей, другое (рис.6) – дуг зависимостей с вложенным программным переходом.

D(i1, i0) > D(j1, j0), и если на интервале [i1+1, j1] нет дополнительных задержек (то есть вложенных или пересекающих дуг или программных переРис.5. Правило редукции 4.

ходов), то дуга (i1, i0) может быть удалена с графа.

тельной части не превышает число фаз устаноа) до редукции б) после редукции вочной части, любая дуга зависимости (i1, i0), содержащая внутри себя исполненный программный Рис.6. Правило редукции 5.

переход (то есть адрес перехода находится в интервале [i0+1, i1]), может быть удалена с графа.

Как можно видеть, применение правил 1-5 позволяет полностью освободить граф от избыточных дуг зависимостей (рис.1(в)) и, в итоге, более точно вычислить статистические характеристики программы по приводимым формулам: pb= Nb / Nbtrace; pi= Ni / Nbtrace; где: Nb - число исполненных программных переходов в трассе;

Ni - число дуг с длиной зависимости i в трассе; Nbtrace - общее число исполненных команд в трассе. Вычисленные по правилам 1-5 значения статистических характеристик для рассматриваемого примера: pb= 3/15; p1 =0, p2 =2/15, pi =0 для i>2.

Таблица 1. Статистические характеристики ряда программ сигнальной обработки FFT_1024 0.0243 0.3861 0.0701 0.0418 0.0027 0.0000 0.0000 0. av_fl_window 0.0048 0.3286 0.1429 0.0000 0.0000 0.0000 0.0000 0. fir_filter_15 0.0004 0.7230 0.0900 0.0000 0.0004 0.0000 0.0000 0. IIR2fl 0.0123 0.2889 0.1419 0.0235 0.0018 0.0000 0.0006 0. INTERPfl 0.0631 0.5468 0.0822 0.0019 0.0010 0.0010 0.0000 0. lms_r_s 0.0015 0.3877 0.0030 0.0000 0.0000 0.0000 0.0000 0. HENC 0.2796 0.3760 0.0332 0.0016 0.0000 0.0000 0.0000 0. FDWTreal 0.0019 0.8432 0.0019 0.0019 0.0000 0.0000 0.0000 0. DCT-8 0.0036 0.7628 0.0000 0.0000 0.0109 0.0000 0.0000 0. motion_estimate 0.0009 0.1505 0.2267 0.0009 0.0009 0.0000 0.0000 0. Dir_cyc_corr 0.0006 0.9533 0.0141 0.0000 0.0000 0.0000 0.0000 0. Viterbi 0.0145 0.6522 0.0145 0.0000 0.0000 0.0000 0.0000 0. При помощи разработанного алгоритма были определены статистические характеристики для ряда программ сигнальной обработки (табл. 1), входящих в библиотеку прикладных функций платформы «Мультикор»: БПФ (FFT_1024), скользящее среднее (av_fl_window), КИХ-фильтр (fir_filter_15), БИХ-фильтр (IIR2fl), интерполятор (INTERPfl), адаптивный фильтр (lms_r_s), вэйвлет-преобразование (FDWTreal), косинус-преобразование (DCT-8), оценка вектора перемещения (motion_estimate), корреляция (Dir_cyc_corr), декодер Витерби (Viterbi).

На основе полученных характеристик для исследуемых приложений была построена функция E,S(n), выражающая зависимость производительности конвейера от его глубины по формуле (3) и по ранее известной [1] формуле:

Наиболее характерные из полученных графиков приведены на рис.7.

Рис.7. Зависимость производительности конвейера от его глубины E,S(n) для различных приложений сигнальной обработки, построенная по ранее известной (*) и полученной в данной работе (о) формулам (=15, k=2).

Приведенные графики свидетельствуют о том, что численное расхождение между известной ранее (6) и предлагаемой в данной работе (3) формулами для функции E,S(n) всецело определяется статистическими характеристиками программной трассы. Для приложения Viterbi, например, та и другая функция практически совпадают, для приложения motion_estimate расхождение оказывается весьма велико, что и влечет за собой расхождение в определении оптимальной глубины конвейера (в ряде случаев более чем на 50%), и соответствующего значения функции производительности (более чем на 10%).

Третья глава посвящена вопросам аппаратной разработки DSP-ядра с учетом характеристик используемого технологического базиса.

На рис.8 представлена блок-схема одного из серии разработанных ядер - DSPядра ELcore-14TM.

PRAM XRAM YRAM

XDB YDB

AMBA

PAG PDC MS FMU AU FASU

Разработанная серия DSP-ядер имеет следующие архитектурные особенности:

- модифицированная гарвардская архитектура: память программ PRAM отделена от памяти данных XYRAM, память данных адресуется двумя указателями: X и Y, что позволяет в течение одного процессорного такта выполнять чтение инструкции и извлечение/запись двух операндов;

- память программ PRAM и данных XYRAM являются двухпортовыми, что позволяет DSP-ядрам выполнять программу одновременно с подгрузкой/выгрузкой данных центральным процессором через внешний порт;

- VLIW-подобная система инструкций, позволяющая в рамках одной инструкции выполнять 2 вычислительных операции и 2 операции пересылок;

- масштабируемые форматы обрабатываемых данных: 8/16/32/64/128 бит;

- вычисления с фиксированной и плавающей точкой (IEEE-754);

- интерфейс с центральным процессором (host-интерфейс) – AMBA AHB (Slave).

При практической реализации DSP-ядер для систем на кристалле необходимо учитывать свойства используемого технологического базиса, то есть библиотеки логических элементов, являющейся тем «строительным материалом», из которого создается конвейер DSP-ядра.

Основными конвейерообразующими элементами являются D-триггер и память.

Время предустановки входного и время задержки выходного сигнала данных Dтриггера – это те временные затраты, которые мы вынуждены будем «заплатить» за каждую фазу конвейеризации. В еще большей степени на структуру конвейера влияют временные характеристики внутрикристальной статической памяти. Это объясняется, во-первых, тем, что память сама по себе является конвейерным устройством; и, во-вторых, тем, что время предустановки адреса и время выборки данных из памяти довольно велики и могут являться ограничивающим фактором при конвейеризации.

1) D-триггер. Временные характеристики: tS – время предустановки входного сигнала данных; tD – время задержки выходного сигнала данных - ограничивают длительность фазы конвейера: Тmin tS + tD.

2) Память. Основные характеристики: tAS – время предустановки адреса (address setup); tA – время выборки данных (access time). а) в адресной фазе предельное значение периода конвейера: Тmin1= tD + tAS ; б) в фазе чтения: Тmin2= tA + tS.

3) Неконвейеризуемые операции. К ним относятся операции, которые необходимо завершать в течение одного процессорного такта, в частности: а) модификация адреса памяти программ (в том числе при организации программных переходов); б) модификация адреса памяти данных (при организации циклических буферов); в) формирование управляющих сигналов, в том числе сигнала блокировки конвейера.

Время исполнения этих операций tmodPA, tmodDA, tBL ограничивает быстродействие конвейера:

где Тmin3= tS + tD + tmodPA; Тmin4= tS + tD + tmodDA.

Таким образом, при проектировании оптимального по производительности конвейера должны учитываться как статистические характеристики исполняемых программ, так и временные свойства технологического базиса. В соотношении двух этих групп факторов можно выделить два краевых и общий случай.

ределяется по приведенной формуле временем ределяется, как правило, временем срабатывания согласно формуле:

указанные факторы:

где Тmin = max(Тmin1, Тmin2, Тmin3, Тmin4, tBL), tBL – время формирования сигнала блокировки.

Обобщением рассмотренных выше теоретических подходов и принципов построения оптимального по производительности конвейера DSP-ядра является комплексная методика оптимизации конвейера DSP-ядра. Разработанная методика имеет следующие преимущества: 1) учитывает как статистические характеристики зависимостей по данным в исполняемых программах, так и временные характеристики используемого технологического базиса, и 2) позволяет производить оптимизацию конвейера без ресурсоемкого моделирования исполняемых программ на RTLмодели, что позволяет сократить продолжительность этапа проектирования в среднем на 20-25%.

Четвертая глава посвящена внедрению серии разработанных DSP-ядер в состав многоядерных систем на кристалле и экспериментальной проверке достигаемой ими производительности. На основе предложенной методики были определены оптимальные значения глубины конвейера для приложений сигнальной обработки, приведенных в табл.1. Входящие в формулы (7)-(10) временные характеристики технологического базиса 0,25 мкм (в том числе параметра ) были определены путм схемотехнического синтеза входящих в состав DSP-ядер операционных устройств.

3. 3. 3. 3. 2. 2. 2. Рис.13. Сравнение теоретических (вычисленных по известной ранее (*) и предлагаемой в данной работе (о) формулам) и полученных с использованием схемотехнического синтеза значений функции E,S(n) для программ FFT_1024 и fir_filter_15.

Теоретические (вычисленные по известной ранее (6) и предлагаемой в данной работе (3) формулам) и полученные с использованием схемотехнического синтеза значения функции E,S(n) для программ FFT_1024 и fir_filter_15 при 1 n 5 и =15,291 приведены на графике (рис.13). Расхождение между синтезированными и полученными в диссертационной работе теоретическими данными составляет не более 1-2%.

На основе полученных данных были разработаны структуры конвейера и выполнено схемотехническое проектирование DSP-ядер серии ELcore-хxTM. В табл. представлены основные архитектурные характеристики разработанной серии.

Таблица 2. Основные технические характеристики DSP-ядер ELcore-хxTM.

ELcore-14 TM 3 (2/1) 4Kx32 36Kx ELcore-24 TM 3 (2/1) 4Kx32 40Kx ELcore-26 TM 4 (3/1) 4Kx32 16Kx ELcore-28 TM 7 (5/2) 8Kx32 32Kx ELcore-30 TM 7 (5/2) 8Kx32 32Kx ELcore-09 TM 7 (5/2) 8Kx32 32Kx Рассмотрены проблемы, предложены принципы и способы построения многоядерных вычислительных систем на кристалле с реконфигурируемыми потоками данных и управления на основе разработанных DSP-ядер. При организации высокопроизводительных многоядерных систем на кристалле основной проблемой является организация обмена данными между вычислительными ядрами. К основным принципам построения таких систем можно отнести: 1) масштабируемость; 2) высокая скорость обмена данными, соответствующая скорости выполнения вычислений;

3) аппаратная поддержка синхронизации вычислительных потоков в ядрах.

На рис.12 приведена структурная схема 4-ядерного DSP-кластера QELcore-09ТМ и показаны способы организации обменов для разработанной многоядерной структуры, обеспечивающие возможность объединения DSP-ядер в многоядерные кластеры с высокой скоростью обмена данными. В приведенной многоядерной системе обеспечивается скорость обмена 80 Гбайт/с внутри кластера и 8 Гбайт/с – с центральным процессором. Аппаратная синхронизация вычислительных потоков выполняется буфером обмена XBUF.

В табл.3 приведены сравнительные характеристики DSP-процессоров ведущих мировых производителей и отечественных сигнальных процессоров, созданных на основе разработанных DSP-ядер. Приводимые данные показывают, что созданные в рамках данной работы DSP-процессоры имеют характеристики производительности сопоставимые, а в некоторых случаях превосходящие лучшие зарубежные аналоги.

Таблица 3. Сравнительные характеристики разработанных DSP-процессоров и ведущих мировых аналогов (в формате данных с плавающей точкой).

DSP-процессор 1892ВМ5Я Управление от Управление от Рис.12. Направления потоков данных в DSP-кластере QELcore-09ТМ:а) структура DSP-кластера; б) обмены между DSP-ядрами через общее поле памяти; в) обмены между CPU и DSP-ядрами; г) обмены между DSP-ядрами через буфер обмена XBUF.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

1. Выведены математические соотношения, выражающие зависимость производительности DSP-ядра от числа фаз его конвейера при наличии в исполняемом приложении программных переходов и зависимостей по данным, и позволяющие произвести расчет оптимальной по производительности глубины конвейера. Полученные соотношения являются более точными, чем известные ранее. Для отдельных приложений повышение точности достигает 50%, что позволяет соответственно уменьшить аппаратные затраты на конвейеризацию при одновременном росте производительности 10% и более.

2. Разработана методика определения статистических характеристик программной трассы, влияющих на производительность конвейера DSP-ядра (относительных частот программных переходов и зависимостей по данным), посредством построения и редукции графа зависимостей по данным. Предложены и теоретически обоснованы правила редукции графа зависимостей.

3. Впервые разработана комплексная методика оптимизации конвейера DSP-ядра по производительности с учтом как статистических характеристик исполняемых программ, так и временных характеристик технологического базиса, предназначенная для практического проектирования DSP-ядер. Разработанная методика позволяет определить оптимальную глубину конвейера DSP-ядра аналитическими методами, не прибегая к ресурсоемкому моделированию, тем самым сокращая сроки проектирования на 20-25%.

4. На основе предложенной методики разработана серия масштабируемых DSPядер ELcore-ххTM для обработки данных в форматах 8/16/32/64/128 разрядов с оптимальным по производительности конвейером для различных задач сигнальной обработки и технологических базисов. Разработанная серия DSP-ядер представляет собой библиотеку процессорных IP-ядер, многократно применяемых при проектировании многоядерных систем на кристалле различного назначения.

5. Внедрение разработанных DSP-ядер в состав многоядерных микросхем сигнальных процессоров обеспечивает их производительность на уровне сопоставимом или превосходящем лучшие мировые аналоги. В частности, DSP-кластер QELcore-09TM на частоте 500 МГц обеспечивает производительность 12 Гфлоп/с.

6. Проведен анализ и предложены способы построения многоядерных систем на кристалле с реконфигурируемыми потоками данных и управления на основе разработанных DSP-ядер, обеспечивающие возможность объединения DSP-ядер в многоядерные кластеры с аппаратными средствами синхронизации вычислительных потоков и высокой скоростью обмена данными. Так, в 4-ядерном DSPкластере QELcore-09TM обеспечивается скорость обмена 80 Гбайт/с внутри кластера и 8 Гбайт/с – с центральным процессором.

7. На основе разработанной автором серии DSP-ядер ELcore-xxTM были созданы микросхемы сигнальных процессоров семейства «Мультикор»: 1892ВМ3Т, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ7Я и др. Микросхемы сигнальных процессоров 1892ВМ3Т, 1892ВМ4Я, 1892ВМ5Я включены в «Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве и эксплуатации аппаратуры, приборов, устройств и оборудования военного назначения» (МОП 44 001.02-2009) Министерства Обороны РФ. Микросхемы семейства «Мультикор» внедрены на 51 предприятии.

ОСНОВНЫЕ ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

1. Беляев А.А. Организация программного конвейера DSP-ядер серии ELcore-хxTM IP-Библиотеки «МУЛЬТИКОР» // Проблемы разработки перспективных микроэлектронных систем. Сборник научных трудов. ИППМ РАН, 2005. – С. 508–511.

2. Беляев А.А. Оптимизация структуры программного конвейера DSP-ядра с гарвардской архитектурой по критерию быстродействия // Труды Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем – 2006" (МЭС-2006) – М., ИППМ РАН, 2006. – С.361-366.

3. Беляев А.А. Влияние программных переходов и зависимостей по данным в исполняемом программном коде на производительность конвейера DSP-ядра // Известия высших учебных заведений. Электроника. №3. – M., 2009. – С.75–80.

4. Беляев А.А. Неконвейеризуемые операции как фактор ограничения производительности DSP-ядра // Известия высших учебных заведений. Электроника. №4, 2009. – M., МИЭТ, 2009. – С. 56 – 60.

5. Антонова С.С., Беляев А.А., Епанчинцев А.Г., Заболотный А.Е., Максимов В.А., Назаров С.И., Петричкович Я.Я. Динамический D-триггер с третьим состоянием по выходу. Авторское свидетельство SU №1774472 A1, 1992 г.

6. Беляев А.А., Грибов Ю.И., Солохина Т.В. Конвейеризация и распараллеливание:

два подхода к повышению производительности цифровых вычислительных устройств // Труды Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем – 2008" (МЭС-2008) – М., 2008. – С.411–414.

7. Солохина Т.В., Петричкович Я.Я., Глушков А.В., Беляев А.А., и др. Время кентавров: Микросхемы серии Мультикор-11хх (МС-11хх) для встраиваемых и мобильных применений // Chip News. – № 8(71), 2002. – С. 10–17.

8. Солохина Т.В., Петричкович Я.Я., Глушков А.В., Александров Ю.Н., Глушков В.Д., Семенович А.М., Беляев А.А., и др. Мультикор-12S - сигнальный контроллер с плавающей точкой для высокоточных встраиваемых применений // Chip News. – № 8(81). – 2003. – С.4–15.

9. Александров Ю.Н., Беляев А.А., Глушков А.В., Петричкович Я.Я.,Солохина Т.В.

и др. Новая отечественная платформа СБИС «МУЛЬТИКОР» для высокоточной скоростной обработки информации и управления объектами // Цифровая обработка сигналов», 2001,№ 3, – С.25–38.

10.Солохина Т.В., Петричкович Я.Я., Александров Ю.Н., Герасимов Ю.М., Заболотнов И.В., Алексеев М.Н., Беляев А.А. и др. Микросхемы базовых серий «МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24) // Chip News. - № 2(95). – 2005. – С. 20–31.

11.Солохина Т.В., Петричкович Я.Я., Александров Ю.Н., Герасимов Ю.М., Заболотнов И.В., Алексеев М.Н., Беляев А.А. и др. Микросхемы базовых серий «МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24) // Chip News. - № 3(95). – 2005. – С. 20–26.

12.Глушков А.В., Беляев А.А. и др. Библиотека периферийных IP – ядер платформы «МУЛЬТИКОР» // Проблемы разработки перспективных микроэлектронных систем – 2005. Сборник научных трудов/под общ.ред. А.Л.Стемпковского.- М.:

ИППМ РАН, 2005, С.530–535.

13.Беляев А.А., Солохина Т.В., Юдинцев В.А. Современные устройства цифровой обработки сигналов. Вместе или врозь? // Электроника: Наука, Технологии, Бизнес. 1/2009, С.28–35.

14.Козлова Н.Н., Солохина Т.В., Грибов Ю.И., Беляев А.А.. Исследование архитектуры реконфигурируемых IP-ядер по критерию реализуемости в составе IP библиотеки платформы «МУЛЬТИКОР» // Проблемы разработки перспективных микроэлектронных систем – 2005. Сборник научных трудов/под общ.ред.

А.Л.Стемпковского. – М., ИППМ РАН, 2005, С.523–529.

15.Беляев А.А., Александров Ю.Н.,Глушков А.В.,Солохина T.В.,Петричкович Я.Я.

Отечественные трехядерные сигнальные микроконтроллеры с производительностью 1,5 GFLOPS // Электроника: Наука, Технологии, Бизнес. 6/2006, с.73 – 78.

16.Беляев А.А., Солохина Т.В., Глушков А.В., Александров Ю.Н., Миронова Ю.В., Петричкович Я.Я., Герасимов Ю.М. Аналого-цифровая “система на кристалле” мультимедийного процессора MCam-01 серии “Мультикам”// Проблемы разработки перспективных микроэлектронных систем – 2005. Сборник научных трудов/под общ.ред. А.Л.Стемпковского. – М., ИППМ РАН, 2005, С.446–452.

17.Беляев А.А. Сигнальный микроконтроллер для видеоприложений // Вопросы радиоэлектроники, Серия общетехническая, Выпуск 2, Москва, 2006. – С.48–58.

18.Солохина Т. В., Петричкович Я. Я., Александров Ю. Н., Беляев А. А. Системы на кристалле на базе платформы “МУЛЬТИКОР” для создания мультистандартных телекоммуникационных терминалов // Тезисы докладов научно-технической конференции «Современные телевизионные технологии. Состояние и направления развития». – M., – 2004 г. – С. 14–15.

19.Беляев А.А., Солохина Т.В., Александров Ю.Н., Миронова Ю.В., Коплович Е.А.

Программная реализация алгоритмов сжатия изображений на базе процессоров семейства «Мультикор» // Тезисы докладов конференции «Современные телевизионные технологии. Состояние и направления развития» – M., 2006. С.30–31.

20.Кузьмичев А.М., Гуторов Л.В., Беляев А.А., Фоменко И.Б., Миронова Ю.В. Многоканальное интегральное устройство сжатия цифровой видеоинформации. // Proceedings IIA. Отделение микроэлектроники и информатики. Microelectronics&Informatics Department. – M., 2003. – С.252–270.

21.Беляев А.А., Гуторов Л.В., Широков В.В. Сжатие информации в оптикоэлектронных системах дистанционного зондирования Земли. // Тезисы докладов 3-й международной научно-технической конференции «Микроэлектроника и информатика» (МФИ-97) – M., МИЭТ, 1997 г. - С.119-120.

22.Беляев А.А. Оптимизация по критерию быстродействия приложений для DSPядер ELcore-хxTM с различной глубиной конвейеризации. // Вопросы радиоэлектроники. Серия ЭВТ, выпуск 3. Москва, 2008, С.99–112.

23.Беляев А.А. Влияние глубины конвейера на производительность процессора. // Известия высших учебных заведений. // Электроника №6(80), M.,2009. – С.50–53.

24.Беляев А.А. Оптимальная по производительности глубина программного конвейера для приложений с программными переходами и зависимостью по данным. // Известия высших учебных заведений. // Электроника №2(82), M., 2010 – С.48–51.

Подписано в печать Заказ № Тираж экз. Уч.-изд. л. Формат 60Ч84 1/16.

Отпечатано в типографии МИЭТ(ТУ).

124498, Москва, Зеленоград, проезд 4806, д. 5, МИЭТ(ТУ).