УДК 004.332.34
На правах рукописи
Дунаева Мария Андреевна
ИССЛЕДОВАНИЕ И РАЗРАБОТКА УСИЛИТЕЛЕЙ
СЧИТЫВАНИЯ С ПОВЫШЕННОЙ УСТОЙЧИВОСТЬЮ К
ТЕХНОЛОГИЧЕСКОМУ РАЗБРОСУ ПАРАМЕТРОВ
ТРАНЗИСТОРОВ
05.13.05 «Элементы и устройства вычислительной техники и систем управления»
АВТОРЕФЕРАТ
диссертации на соискание ученой степени кандидата технических наук
Москва – 2010
Работа выполнена в филиале фирмы «Самсунг Электроникс Ко.Лтд.»
Научный руководитель: кандидат технических наук, старший научный сотрудник Кристовский Гунтис Викторович
Официальные оппоненты: доктор физико-математических наук, профессор Захаров Сергей Михайлович кандидат технических наук Бутузов Александр Валерьевич.
Ведущая организация: ФГУП «Институт точной механики и вычислительной техники им С.А. Лебедева», г. Москва
Защита состоится « » 20 г. в _ ч. _ мин. на заседании диссертационного совета Д 409.009.01 при ОАО «Институт электронных управляющих машин им. И. С. Брука» по адресу: 119334, г.
Москва, ул. Вавилова, 24.
С диссертацией можно ознакомиться в библиотеке ОАО «Институт электронных управляющих машин имени И. С. Брука».
Автореферат разослан « » 20 г.
Ученый секретарь диссертационного совета кандидат технических наук, профессор Красовский В.Е.
ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ
Актуальность темы диссертации.
Переход к субмикронным размерам транзисторов и возрастающая частота работы процессоров предъявляют жесткие требования к устройствам памяти больших интегральных схем (БИС). Наряду с запоминающими ячейками наиболее критическими элементами являются усилители считывания. Усилители считывания служат для усиления малой разности напряжений битовых линий до напряжения полного логического перепада.
Задача усложняется тем обстоятельством, что, по мере уменьшения технологических норм, увеличивается относительный разброс параметров транзисторов и линий связи. Поэтому обеспечение бессбойной работы усилителей в сочетании с высоким быстродействием и малой потребляемой мощностью представляет собой весьма актуальную задачу.
Цель и задачи работы Целью работы является исследование влияния разброса параметров транзисторов, возникшего во время изготовления БИС, на функционирование цепей считывания устройств памяти, использующих различные схемы усилителей считывания, поиск методов компенсации разброса параметров и разработка стабильного усилителя считывания с учетом требований низкого энергопотребления, высокого быстродействия и малой площади.
Для достижения поставленной цели диссертации решены следующие задачи:
• теоретически исследована зависимость разброса параметров парных транзисторов от их геометрических размеров.
• проведено теоретическое исследование и сравнение результатов моделирования известных усилителей считывания по проценту безошибочных срабатываний, быстродействию, потреблению мощности, занимаемой площади.
• теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений, проведено моделирование схемы, работающей по данному методу.
• разработан новый усилитель считывания, отвечающий требованиям высокой вероятности бессбойной работы, высокого быстродействия, малого потребления мощности и малой площади. Проведено его теоретическое исследование. Результаты теоретических исследований подтверждены моделированием с использованием программы Spectre фирмы Cadence.
Научная новизна В диссертации получены следующие новые научные и практические результаты:
• исследована схемотехническая реализация компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений.
• теоретически обоснована стабильность зарядовых усилителей по отношению к разбросу параметров парных транзисторов • разработан зарядовый усилитель считывания, стабильность работы которого была увеличена за счет использования проходных МОП транзисторов с разным пороговым напряжением в параллельном включении.
Достоверность Достоверность научных положений, выводов и практических рекомендаций, полученных в диссертационной работе, подтверждена теоретическим обоснованием разработанных методов и моделированием реализованных схем на основе технология TSMC 65nm и IBM 65nm с помощью программы Spectre.
Практическая ценность и реализация результатов Определяется возможностью практического применения разработанного усилителя считывания в системах памяти, и в качестве компаратора в АЦП.
Разработанный зарядовый усилитель считывания используется в системе восстановления тактовой частоты и данных в проекте фирмы Samsung Electronics.
Апробация работы Основные положения диссертационной работы докладывались и представлялись на следующих международных конференциях:
48 научной конференции МФТИ (2005 г.),49 научной конференции МФТИ (2006 г.),50 научной конференции МФТИ (2007 г.) и 52 научной конференции МФТИ (2009 г.), а также на конференции «XXXIII Гагаринские чтения» 2007 года, МАТИ.
Публикации Основные результаты научных исследований по теме диссертации содержатся в 10 публикациях, в их числе 3 публикации в ведущих научных журналах перечня ВАК.
Структура и объем диссертационной работы Работа состоит из введения, пяти глав, заключения, содержит страниц текста, 52 рисунка, 2 таблицы, три приложения на 15 страницах и список литературы из 48 названий.
СОДЕРЖАНИЕ РАБОТЫ
Во введении содержится цель, актуальность и краткое содержание диссертационной работы.
В первой главе описываются основные элементы статической памяти.
Важнейшие элементы устройств памяти (массив это memory array) показаны на рисунке рис.1.
На рисунке рис.2 продемонстрирована основная структура одной колонки (пары битовых линий).
Схема выборки колонки (Mux) используется в случае, если одна считывающая цепь (усилитель считывания) и одна пишущая цепь соединены с несколькими колонками. Обычно количество колонок, соединенных с одним усилителем считывания, изменяется от двух до восьми. Но существуют решения, в которых столбцов более 16. Коэффициент мультиплексирования определяет геометрические размеры устройства памяти (соотношение его высоты и ширины), его выбор зависит от размера массива памяти. Соотношение высоты и ширины устройства существенно влияет на базовое топологическое планирование схемы использующей устройство памяти и определяет размер всей схемы и как следствие сказывается на производительности и на потребляемой мощности.
мультиплексирования является высота колонки битовой линии и длина сказываются на всех важнейших параметрах: быстродействие, мощность, устойчивость работы. Использование минимального коэффициента мультиплексирования ограничивается топологической реализацией и определяется шириной ячейки памяти. Максимальный коэффициент мультиплексирования ограничивается высокой нагрузкой на вход усилителя считывания. В связи с этим для очень больших массивов памяти используется дополнительное мультиплексирование нескольких усилителей считывания или более сложные решения – разбиение устройства памяти на глобальной битовой линии. Разбиение массива памяти на отдельные банки позволяет снизить длинные критические цепи битовых линий и как следствие повысить быстродействие всего массива в целом. Дополнительные глобальные линии в этом случае приводят к некоторому увеличению потребления динамической мощности, которое можно снизить за счет селективного предзаряда локальных битовых линий. Кроме того, разбиение на банки позволяет получить более приемлемое соотношение ширина – высота для улучшения топологического планирования.
В современных устройствах кэш памяти используются 6транзисторные ячейки памяти, которые объединяются через битовые линии (Bit Line и Bit Line#). Обычно в L2 и L3 кэш в одном столбце от 128 до ячеек памяти. В L1 кэш в одном столбце - от 32 до 64 ячеек памяти.
Схема предзаряда (BL Precharge) используется для зарядки обеих битовых линий высоким уровнем перед чтением. Во время чтения напряжение на одной из битовых линий (определяется информацией, записанной в выбранной ячейке памяти) уменьшается. Предзаряд отключается как при чтении, так и при записи.
Схема записи (Write Circuit) служит для переключения во время записи одной битовой линии в ноль. Значение записывается в ячейку, выделенную сигналом Word Line. После записи битовые линии вновь подзаряжаются до высокого уровня.
Во время чтения посредством мультиплексирования выбирается пара битовых линий. Задача усилителя считывания (Sense Amplifier) - усилить разность напряжений на битовых линиях, достигнутой к моменту подачи на усилитель стробирующего сигнала, до полного логического перепада.
Во второй главе приводится обзорное описание основных типов усилителей считывания по физическому принципу работы.
Усилители считывания подразделяются на три основных типа:
усилитель напряжений, токовый усилитель и зарядовый усилитель. Ниже приведены примеры схем усилителей всех трех типов, в которых в качестве переключательного элемента использована RS защелка. Для того, чтобы не усложнять рисунки, схемы мультиплексоров опущены.
Усилитель напряжений (рис.3) основан на сравнении напряжений поступающих на его входы.
Токовый усилитель считывания (рис.4) сравнивает токи, поступающие на входы усилителя. Пять транзисторов (P, P1, P2, P3, P4) составляют преобразователь тока (Current conveyor), в задачу которого входит усиление разности токов на входах усилителя считывания. Защелка (транзисторы P5, P6, N1, N2, N3, N4) запоминает результат сравнения токов.
Зарядовый усилитель считывания, принципиальная схема которого показана на рисунке рис.5, перераспределяет заряд с высокоемкостных битовых линий на низкоемкостные узлы sa и sa#.
Транзисторы с опорным напряжением Vb, играют роль переменных сопротивлений, которые регулируется напряжениями bl и bl#.
В диссертации выполнен детальный анализ усилителя напряжений и токового усилителя на примере конкретных реализаций.
Третья глава посвящена методам увеличения вероятности бессбойной работы усилителей.
Динамический усилитель считывания улавливает малую разность напряжений на битовой линии во время считывания и дотягивает сигнал до или 1. В идеальном случае, когда транзисторы в усилителе считывания точно совпадают, он может усилить сколь угодно малые разности напряжений. К сожалению, в реальном усилителе считывания существует разброс параметров транзисторов. Важнейший вклад в работоспособность усилителя считывания вносят разброс длин каналов транзисторов и пороговых напряжений.
Первый раздел главы посвящен исследованию влияния соотношения ширины и длина канала на разброс таких параметров транзистора как пороговое напряжение и коэффициент усиления транзистора. Показано, что основное влияние на эти параметры оказывают отклонение длины канала L и ширины канала W от их номинальных значений ( DL и DW ).
Возможность улучшить соотношение между длиной и шириной затвора и одновременно уменьшить площадь транзистора имеет многочисленные приложения в различных устройствах электронной техники, таких как цифро-аналоговые преобразователи, усилители считывания, и другие.
пропорциями.
Эффективные размеры определяются выражениями: (3.1) и (3.2), где и DW - поправки, уменьшающие длину и ширину канала. DL обусловлена паразитной диффузией истока и стока, а DW возникает от посягательств области оксида на канал. Ниже, на рисунке показаны эффективная и нарисованная ширина и длина канала для двух устройств с одинаковой нарисованной площадью. Рисунок показывает, что у устройства с большим отношением W / L (рис.6(а)), резко снижается эффективная площадь затвора, в то время как у устройства с меньшим отношением W / L (рис.6 (б)) эффективная площадь снижается гораздо меньше. Эффективная площадь затвора сильно влияет на разброс порогового напряжения посредством заряда зоны обеднения подложки и постоянного заряда Q f изолятора:
где Ci = COX L W - емкость затвора.
Разброс порогового напряжения может быть выражен следующим способом:
В соответствии с (3.4), транзисторы с большей эффективной площадью будут иметь меньший разброс порогового напряжения, т. е. меньшее расчетное значение (VT ). Это подтверждается измерениями.
где - подвижность и C OX - удельная емкость затвора.
Удельная емкость затвора будет практически постоянна для близко геометрических размеров затвора источником является подвижность. При рассмотрении в качестве функции трех случайных величин получается следующее выражение:
где AW, AL и A являются константами. Для короткоканального транзистора компонент AL / ( L2 W ) становится значительным и приводит к повышению разброса. Слагаемое AW / (W 2 L) не увеличивается в той же мере. Как и в случае с разбросом порогового напряжения, транзисторы с широким и коротким каналом подвержены большему несоответствию, чем транзисторы с узким и длинным каналом той же площади.
порогового напряжения и коэффициента представлена формулой:
Из всего выше сказанного можно сделать вывод, что для уменьшения разброса параметров транзистора и, как следствие, уменьшения разброса значений протекающих через соответствующие устройства токов следует стремиться к увеличению длины канала и уменьшению его ширины. С другой стороны, увеличение длины канала, отрицательно сказывается на быстродействии транзистора. Следовательно, при разработке усилителей и других аналоговых схем необходимо находить компромисс между стабильностью параметров транзисторов и требуемым быстродействием.
Второй раздел третьей главы посвящен теоретическому поиску методов компенсации разброса порогового напряжения.
Схема усилителя с компенсацией разброса порогового напряжения и временная диаграмма приведены на рис.7 и рис.8.
Принцип работы схем компенсирующих разброс порогового напряжения состоит в том, что во время дополнительных фаз работы (фазы L1 и L2) усилителя на истоках (VS1 и VS2) транзисторов защелки создается напряжение, зависящее от их пороговых напряжений. Это напряжение компенсирует разницу пороговых напряжений во время фазы усиления.
В усилителе, схема которого изображена на рис.7, при подаче строба L2 (рис.8), транзисторы 110 и 112 оказываются в диодном включении. В узлах VS1 и VS2 устанавливается напряжение Vcc-Vt1 и Vcc-Vt соответственно, где Vt1 и Vt2 пороговые напряжения транзисторов 110 и 112.
В следующей фазе работы (L1=0, L2=1, STROBE=0) транзисторы 110 и включены виде защёлки. Разница пороговых напряжений компенсирована, а значит, на время переключения транзисторов 110 и 112 влияет только разница напряжений битовых линий.
Усилитель считывания со схемой компенсации разброса пороговых напряжений отличает наличие дополнительных управляющих сигналов, что усложняет обвязку схемы, увеличивает потребление мощности. То есть данный усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, с помощью данной схемы удалось достигнуть безошибочной работы схемы при варьировании параметров транзисторов.
Третья часть главы посвящена теоретическому обоснованию стабильности зарядовых усилителей считывания Рассмотрим принцип работы зарядового усилителя считывания Михаэля Антония Анга (Michael Anthony Ang) 1996 года (рис.9).
Принцип его работы основан на передаче заряда с битовых линий 1 и на узлы 38 и 40. Заряд, который изначально находится на битовой линии 2, перераспределяется между битовой линией 2, с одной стороны, и емкостями усилителя считывания, например, емкостью выходного узла 38, с другой стороны. МОП 32 отключен в начале процесса, с тем, чтобы значительно уменьшить потери заряда на битовой линии 1, в результате чего напряжение входного узла 22 по существу тоже, что было раньше. При необходимости выходные узлы 38 и 40 подключают к соответствующим буферам (не показаны на рисунке).
Работа данного усилителя считывания мало зависит от разброса параметров цепи считывания, к его недостаткам можно отнести низкое быстродействие.
Четвертая глава посвящена детальному описанию разработанного зарядового усилителя считывания, в котором для повышения стабильности работы использованы как транзисторы с номинальным значением порогового напряжения (RVT), так и транзисторы с высоким (HVT) и низким пороговым напряжением (LVT). В главе приводится теоретическое обоснование использования параллельного включения проходных транзисторов с разным пороговым напряжением.
Разработанный зарядовый усилитель считывания (рис.10), состоит из защелки, состоящей из пары транзисторов n-типа MN14 и MN15. Первый и второй транзисторы перекрещены друг с другом. Пара транзисторов p-типа MP25 и MP26 с высоким пороговым напряжением и два транзистора p-типа MP23 и MP24 с низким пороговым напряжением служат для передачи заряда между узлами dl и dlb и защелкой. Пара транзисторов n-типа MN27 и MN28, обеспечивают соединение узлов vb1 и vb2 с низким уровнем напряжения.
Схема предзаряда состоит из транзисторов p-типа MP6, MP7 и MP8.
Транзисторы p-типа MP4 и MP5, обеспечивают соединение битовых линий с узлами dl и dlb.
Описанный выше усилитель работает в два этапа. На исходном состоянии на линии read высокий уровень напряжения, на линии pch низкий уровень напряжения, и на линии saen – высокий уровень напряжения.
Проходные транзисторы МР5 и MP4 закрыты. MP6, MP7 и MP8 открыты.
MN28 и MN27 открыты. MP23, МР24, MP25 и MP26 закрыты. Линии bl, blb, и узлы dl, dlb предзаряжены высоким уровнем напряжения, узлы vb1, vb предзаряжены низким уровнем напряжения.
На первом этапе линия read перезаряжается низким уровнем, линия pch высоким, линия saen высоким уровнем. MP6, MP7 и MP8 закрыты.
Проходные pМОП МР5 и MP4 открыты. Начинают процесс чтения, при этом напряжение на битовой линии начинает падать. Предположим, что считывают 1 (высокий уровень), ток на dl - idl, ток на dlb - idlb, где idl < idlb.
Устройства MP25 и MP26 работают как емкости, и они разряжаются токами idl и idlb. idl - появляется вследствие влияния взаимных емкостей битовых линий.
На втором этапе на линии read оставляют низкий уровень напряжения, линия pch находится на высоком уровне, на линию saen подают низкий уровень напряжения. Устройства MP23 и МР24 открыты. Устройства MN и MN28 закрыты. Токи на линии dl и dlb меняют направление и значения idl > idlb. Эта разница токов формирует заряд в узлах vb1 и vb2. Также она помогает «защелкнуть» верный результат благодаря разнице токов через устройства MP23 и МР24. Результат записывают с помощью транзисторов MN15 и MN14.
Принимая во внимание, что при использовании устройств с коротким через транзисторы MP25 и MP26 можно записать следующие соотношения:
где Vdl - напряжение в узле dl, Vdlb - напряжение в узле dlb, Vt25 и Vt26 соответственно пороговые напряжения транзисторов MP25 и MP26, K p 25 и - коэффициенты, зависящие от размеров канала и подвижности K p носителей µ0.
Сделаем ряд предположений: во-первых, поскольку сразу после подачи резисторный делитель, напряжение в узле dl устанавливается примерно посередине между потенциалом узла o и битовой линией bl обозначим его как V, то есть напряжение в узле dl равно Vd l = V. В узле dlb напряжение равно Vd l b V V, где R2 и C2 - сопротивление и емкость битовой линии dlb, t0 - время подачи строба saen (рис.11, рис.12). Через промежуток времени Vd l b V V. Так же учтем, что напряжение Vdl и напряжение Vd lb мало отличаются от V.
Разность токов I ds 25 и I ds 26 заряжают емкость транзисторов MN15 и MN14, составляющих защелку.
Сделав замену:
получим:
Заметим, что чем больше пороговое напряжение, тем меньше вклад K p в выражении для D. Следовательно, увеличив пороговые напряжения транзисторов MP25 и MP26, можно уменьшить вероятность ошибки при считывании.
Выясним влияние на работу данного зарядового усилителя считывания ширины затвора HVT транзисторов MP25 и MP26. Сразу после переключения разрешающего входа в 0, плечо усилителя считывания может быть представлено в виде схемы, представленной на рис.13, где r – эквивалентное сопротивление транзисторов MP25 и MP23, C1 – их эквивалентная емкость. R – эквивалентное сопротивление битовой линии, C эквивалентная емкость битовой линии. C2 – эквивалентная емкость защелки.
Для токов i, i1, i2, i3, i4 и зарядов q 2, q3, q4 можно записать следующую систему уравнений:
После преобразования Лапласа и подстановки начальных значений заряда получаем:
где обозначенные заглавными буквами величины являются образами соответствующих величин в (4.1).
Учитывая, что емкость битовой линии много больше эквивалентных емкостей транзисторов, решение может быть представлено в виде:
Применив следствие теоремы о вычетах имеем:
И после обратного преобразования Лапласа для заряда i4 получаем значение:
где H (t ) - функция Функция Хевисайда.
Значение тока в парной битовой линии может быть выражена аналогичным способом, следовательно, разность токов равна:
«