МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

Технологический институт

Федерального государственного образовательного учреждения высшего профессионального образования

«Южный федеральный университет»

Южный научный центр Российской академии наук

Б.Г. Коноплев, Е.А. Рындин

ПРОЕКТИРОВАНИЕ ИНТЕГРАЛЬНЫХ СХЕМ

Учебное пособие Таганрог 2009 УДК 621.3.049.771.14 Рецензенты:

доктор технических наук, профессор кафедры микро- и наноэлектроники Московского инженерно-физического института (Национального исследовательского ядерного университета) Шагурин И.И.;

доктор технических наук, профессор кафедры материалов и процессов твердотельной электроники Московского государственного института электронной техники (технического университета) Рыгалин Б.Н.

Коноплев Б.Г., Рындин Е.А., Приступчик Н.К., Денисенко М.А. Проектирование интегральных схем. – Таганрог: Изд-во ТТИ ЮФУ, 2010. – 76 с.

Рассмотрены маршруты проектирования современных интегральных схем на основе комплементарных транзисторных структур «металл – диэлектрик – полупроводник» с использованием системы автоматизированного проектирования специализированных (заказных) интегральных схем MicroWind. Описаны процедуры автоматизированной проверки выполнения правил проектирования и трехмерной визуализации последовательности технологических операций при формировании фрагментов интегральных схем. Приведены примеры проектирования фрагментов топологии интегральных схем и варианты заданий для выполнения лабораторных и курсовых работ.

Учебное пособие адресовано студентам вузов, специализирующимся в области проектирования интегральных схем.

Табл. 3. Ил. 69. Библиогр.: 14 назв.

© ТТИ ЮФУ, © Б.Г. Коноплев, Е.А. Рындин, Н.К.Приступчик, М.А.Денисенко,

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1. Проектирование КМОП ИС в САПР Microwind

1.1. Интерфейс Microwind

1.2. Построение топологии и схемотехническое моделирование МОП транзисторов

1.3. Построение топологии и схемотехническое моделирование некоторых логических элементов интегральных схем

1.4. Построение топологии и схемотехническое моделирование устройств с памятью

1.5. Построение топологии и схемотехническое моделирование одноразрядного полного сумматора

1.6. Построение топологии и схемотехническое моделирование конвейерного сумматора

2. Проблемы и перспективы развития КМОП СБИС

ЗАКЛЮЧЕНИЕ

ПРИЛОЖЕНИЕ 1

Задания к лабораторным работам

ПРИЛОЖЕНИЕ 2

Задания к курсовому проектированию

ПРИЛОЖЕНИЕ 3

Содержание пояснительной записки к курсовому проекту

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

ВВЕДЕНИЕ

Быстрое развитие микро- и наноэлектронных технологий, рост степени интеграции и функциональной сложности привели к тому, что основу элементной базы большинства современных радиоэлектронных и вычислительных устройств составляют сверхбольшие интегральные схемы (СБИС), содержащие десятки миллионов транзисторных структур на полупроводниковом кристалле. При этом все шире используются специализированные (заказные) СБИС, при помощи которых достигается значительное улучшение технико-экономических характеристик аппаратуры конкретного назначения [1].

На данном этапе определяющими для элементной базы интегральных схем стали характеристические размеры нанометрового диапазона (100 – 10 нм) [2]. Промышленные нормы современных микропроцессоров фирмы Intel составляют 65 – 45 нм [3], [4], [5]. Согласно прогнозам ведущих специалистов, в ближайшее время будет осуществлен переход к промышленным проектным нормам 30 нм и менее, что позволит сократить эффективную длину каналов интегральных транзисторов до 10 – 15 нм и при размерах кристаллов сверхбольших интегральных схем до 40 40 мм размещать на них 109 и более элементов (рис. В1, В2) [4].

Уменьшение характеристических размеров элементов СБИС позволяет соответствующим образом повысить их быстродействие и снизить энергию переключения. Согласно [4], время задержки интегральных логических элементов на основе комплементарных структур металл-диэлектрик-полупроводник (КМОП), являющихся основой большинства современных СБИС, уменьшится к 2010 г. до значений 0,6 – 0,8 пс, а энергия переключения – до 10Дж (рис. В3).

Рис. В1. Темпы сокращения технологических проектных норм и характеристических размеров интегральных транзисторов в период с 1993 по 2009 гг. по данным фирмы Intel [4] В табл. В1 приведены ключевые параметры КМОП-технологий за период с 1999 по 2011 гг. [6]. В соответствии с данной таблицей, в КМОП-технологиях с проектными нормами 180 – 65 нм в качестве материала затворов транзисторов использовался поликристаллический кремний, а в качестве подзатворного диэлектрика – диоксид кремния (или оксинитрид кремния для технологии с проектными нормами 65 нм). Учитывая, что толщина подзатворного диэлектрика в современных МОП-структурах составляет примерно 1 нм, в таблице в качестве единиц ее измерения используют атомный слой, что в данном случае значительно удобнее. Уменьшение толщины подзатворного диэлектрика (с 10 до 5 атомных слоев) обеспечивает увеличение удельной крутизны транзисторных структур и быстродействия интегральных элементов на их основе. Но при этом наблюдается увеличение токов утечки, что приводит к существенному увеличению энергопотребления на уровне кристаллов СБИС. Поэтому технологии с проектными нормами менее 65 нм предусматривают использование подзатворных диэлектриков с высокой диэлектрической проницаемостью (High K) и металлических затворов, что позволяет повысить параметры транзисторных структур при увеличении толщины диэлектрика до 10 атомных слоев и тем самым уменьшить токи утечки, либо достичь более высоких крутизны и быстродействия транзисторов при уменьшении толщины подзатворного диэлектрика до 5 атомных слоев при сохранении достаточно высоких токов утечки и энергопотребления. Комплексному решению проблем повышения быстродействия и снижения токов утечки способствует использование технологий «кремний на изоляторе (диэлектрике)»

(КНИ или КНД) [6].

Рис. В2. Темпы роста степени интеграции логических схем, микропроцессоров и интегральных схем памяти по данным фирмы Intel [3] Рис. В3. Снижение времени задержки интегральных структур (а) и произведения энергии переключения на время задержки (б) в зависимости от характеристических размеров Параметры КМОП-технологий за период с 1999 по 2011 гг. [6] Проектная Эффективная длина канала Толщина подзатворного (атомных слоев) Число транзисторов на Площадь ти, мкм Промышленный технологический процесс с проектными нормами 65 нм был освоен фирмой Toshiba в 2002 г., фирмами Fujitsu, NEC и STMicroelectronics в 2003 г., фирмой Intel в 2004 г. Некоторые параметры КМОП-технологий с нормами 65 нм различных производителей приведены в табл. В2 [6].

Параметры КМОП-технологий с нормами 65 нм различных производителей [6] Напряжение питания, В Эффективная длина канала, нм Число уровней металлизации трика межсоединений Существуют различные реализации КМОП-технологий с нормами 65 нм. Одни из них рассчитаны на достижение максимально возможного быстродействия ценой значительных токов утечки и находят широкое применение в СБИС серверов и вычислительных сетей. Вторые, напротив, предполагают предельное снижение токов утечки и, соответственно, энергопотребления в целом для интегральных схем мобильных телефонов, персональных органайзеров и др. И, наконец, третьи обеспечивают достижение средних показателей как по быстродействию, так и по токам утечки [6].

Повышение быстродействия интегральных МОП-структур напрямую связано с повышением подвижности носителей заряда в каналах транзисторов, которое в современных КМОП-технологиях обеспечивается использованием механически напряженных каналов [6].

На рис. В4 схематически показаны активные области традиционного n-канального МОП-транзистора и n-канального транзистора с нанесенным слоем нитрида кремния, вызывающим горизонтальное механическое напряжение в области канала, что приводит к определенному увеличению шага кристаллической решетки полупроводника и, соответственно, к увеличению подвижности электронов [6].

Рис. В4. Увеличение подвижности электронов в механически напряженном n-канале На рис. В5 аналогичным образом показаны активные области традиционного р-канального МОП-транзистора и р-канального транзистора со сток-истоковыми областями, выполненными с использованием твердого раствора кремний-германий (SiGe). Шаг кристаллической решетки германия существенно больше шага кристаллической решетки кремния.

Поэтому SiGe-области «сжимают» область канала транзистора, вызывая локальное уплотнение кристаллической решетки, что приводит к увеличению подвижности дырок [6].

Следует отметить, что столь резкое уменьшение характеристических размеров и повышение быстродействия интегральных структур требует значительных финансовых вложений, направленных на научные исследования и переоснащение технологического оборудования, и в целом не является результатом обычного масштабирования (пропорционального уменьшения всех размеров и приложенных напряжений). Это связано, в основном, с достижением присущих каждому типу микроэлектронных структур физических (фундаментальных) ограничений.

Важную роль играют также экономические ограничивающие факторы. Упомянутые выше финансовые вложения в науку и производство, согласно исследованию [5], растут экспоненциально при уменьшении минимальных размеров интегральных элементов.

Рис. В5. Увеличение подвижности дырок в механически напряженном р-канале На рис. В6 схематически отражен прогноз основных тенденций развития интегральной электроники по данным «International Technology Roadmap for Semiconductors 2007» [5].

Рис. В6. Основные тенденции развития интегральной электроники по данным «International В соответствии с приведенной диаграммой, современные микропроцессоры, устройства памяти, схемы с произвольной логикой базируются, в основном, на кремниевых КМОПэлементах. Сокращение минимальных размеров интегральных структур и трехмерная интеграция обеспечивают увеличение числа транзисторов на кристалле, обусловливают переход к проектированию и производству систем-на-кристалле (SoC – System-on-Chip) и описываются законом Мура (вертикальная ось на рис. В6).

Однако развитие интегральных технологий обеспечивает не только сокращение минимальных размеров элементов, но также позволяет интегрировать в системах-на-кристалле схемы, осуществляющие цифровую обработку данных, с аналоговыми схемами самого различного назначения, содержащими значительное число пассивных элементов, сенсорными и актюаторными компонентами, осуществляющими взаимодействие SoC непосредственно с окружающей средой, устройствами оптоэлектроники, молекулярной электроники, биоэлектроники и др. (горизонтальная ось на рис. В6) [5].

Роль перечисленных функциональных устройств в системах-на-кристалле с каждым годом неуклонно возрастает. Тем не менее, речь идет не о конкуренции указанных технологий с кремниевой КМОП-логикой, а именно о взаимодополнении в результате интеграции в SoC, описание которого, в соответствии с [5], выходит за рамки закона Мура.

Методы проектирования современных СБИС также существенно отличаются от применявшихся ранее. Основные отличия связаны с большой и все возрастающей сложностью проектируемых изделий и требованиями к отсутствию ошибок проектирования. Фактически СБИС представляют собой сложные микросистемы, при разработке которых необходимо на различных уровнях описания (поведенческом, структурном, логическом, схемном, физическом) проводить проектирование и моделирование (верификацию) тысяч модулей (блоков, узлов), входящих в СБИС. Для этих целей применяются сложные маршруты (методики) проектирования и используются развитые интегрированные системы автоматизированного проектирования (САПР), такие как Cadence, Mentor Graphics, Tanner и др. [1].

При создании сложных микросистем в последнее время применяется новая методология, при которой на кристалле больших размеров интегрируются крупные блоки и подсистемы (ядра – cores). Эти ядра обычно разрабатываются заранее для многократного применения в различных микросистемах и хранятся в базе данных САПР. При создании сложных СБИС целесообразно проводить одновременное проектирование физической структуры (HW – hardware) и программного обеспечения (SW – software) – HW/SW-codesign. Автоматизированное проектирование и изготовление СБИС является одной из основных задач современных информационных технологий [1].

Другой важной особенностью проектирования современных СБИС является необходимость разработки и использования моделей, адекватно отражающих поведение субмикронных и наноразмерных элементов на различных уровнях описания микросистемы [1].

Данное учебное пособие направлено, в основном, на практическое ознакомление читателей с основами проектирования современных интегральных КМОП-схем. В пособии рассмотрены маршруты проектирования современных интегральных схем на основе комплементарных транзисторных МДП-структур с использованием системы автоматизированного проектирования специализированных (заказных) интегральных схем MicroWind [7]. Описаны процедуры автоматизированной проверки выполнения правил проектирования и трехмерной визуализации последовательности технологических операций при формировании фрагментов интегральных схем. Приведены пример выполнения проекта фрагмента топологии интегральной схемы и варианты заданий для выполнения лабораторных и курсовых работ.

Учебное пособие адресовано студентам вузов, специализирующимся в области проектирования интегральных схем.

1.1. Интерфейс Microwind Система автоматизированного проектирования Microwind включает набор инструментов для проектирования интегральных схем (ИС), включая моделирование. Пакет содержит топологии стандартных цифровых и аналоговых устройств, которые могут быть включены в комплексные проекты. Microwind — это интегрированное решение для двумерной и трехмерной визуализации технологического процесса, описания ИС на языке высокого уровня Verilog, построения и верификации топологии ИС с различными проектными нормами. Простота реализации интерфейса системы моделирования позволяет получать все необходимые результаты с помощью небольшого числа команд, что в значительной степени повышает эффективность проектирования [7].

Поскольку основной объем работы, выполняемой с помощью САПР Microwind, приходится на построение и редактирование топологии проектируемого устройства, далее последовательно рассмотрены интерфейс топологического редактора и методика проектирования цифровых устройств.

Интерфейс Microwind представлен основным окном и окном палитры, приведенными на рис. 1.

Элементы управления разделены на две группы. Первая группа — это команды, доступ к которым осуществляется через выпадающие меню: File, View, Edit, Simulate, Compile, Analysis, Help. Вторая группа — это пиктограммы, размещенные на панели инструментов и палитре. Некоторые операции могут быть представлены как командами (Simulate > Run Simulation), так и пиктограммами ( ). Таким образом, часть пиктограмм дублирует команды, однако доступ к некоторым функциям САПР осуществляется только с помощью пиктограмм ( ). Существуют также функции, получить доступ к которым можно только с помощью команд ( Compile > Compile Verilog File).

Пиктограммы в значительной степени упрощают управление системой, поэтому рассмотрим назначение пиктограмм панели инструментов, находящейся под панелью меню.

Пиктограмма связана с командой (File > Open) и предназначена для открытия проекта в формате *.MSK. Для того, чтобы сохранить внесенные в проект изменения, необходимо воспользоваться пиктограммой или командой (File > Save As). Для хранения проектов в файловой системе следует создать рабочий каталог с уникальным идентификатором.

Режим создания прямоугольных областей можно включить, активируя пиктограмму. Для того, чтобы создать элемент топологии в виде прямоугольной области следует поместить курсор в активную область редактора топологии (обозначена сеткой из точек), указав тем самым координаты одного из углов прямоугольника, нажать левую кнопку манипулятора «мышь» и, не отпуская ее, переместить курсор в точку, указывая противоположный угол. В результате в активной области редактора появится прямоугольник, являющийся простейшим элементом топологии.

Для того, чтобы переключить редактор в режим удаления элементов следует воспользоваться пиктограммой. После активации данного режима необходимо выделить прямоугольную область, которую нужно удалить. Использовать эту функцию необходимо с осторожностью, поскольку система редактирования допускает возврат только на один шаг. Иными словами, если последовательно удалить два элемента, то восстановить, не загружая сохраненный проект, можно только один. Поэтому сохранять результаты проектирования желательно после каждой успешно выполненной операции. Комбинируя режимы создания и удаления, можно получать области произвольной конфигурации.

Топология интегральных схем, как правило, включает большое число одинаковых элементов, поэтому часто возникает необходимость копирования уже созданных топологических фрагментов. Для того, чтобы копировать топологическую область следует воспользоваться пиктограммой.

Необходимо выделить область для копирования, переместить курсор, указывая место, в котором будет размещаться копия, и нажать левую кнопку манипулятора «мышь». В процессе перемещения отображается контур области. Это необходимо для того, чтобы исключить незапланированное наложение топологических областей. Данную функцию также необходимо применять с осторожностью, поскольку из-за непреднамеренного наложения областей в результате неудачного копирования в топологию некоторых элементов могут быть внесены ошибки. Если этот факт оставить без внимания, в дальнейшем исправление данных ошибок может быть весьма проблематично.

Для того, чтобы редактировать созданную ранее прямоугольную область следует активировать пиктограмму, затем подвести курсор к границе области, которую необходимо переместить, нажать левую кнопку манипулятора «мышь», переместить курсор на требуемое расстояние и снова нажать левую кнопку манипулятора «мышь». Таким образом, можно изменять длину и ширину прямоугольной области. Кроме того, с помощью данной функции можно перемещать выделенную область без копирования. Это может быть полезно для выравнивания элементов топологии по сетке.

Пиктограммы,, предназначены для изменения режима отображения активной области редактирования. С их помощью можно соответственно увеличить, уменьшить или автоматически подобрать оптимальный масштаб для отображения топологии устройства.

Свойства узлов, извлекаемых подсистемой схемотехнического моделирования Microwind, можно вывести активировав пиктограмму и указав координаты анализируемой точки нажатием левой кнопки манипулятора «мышь». Пиктограмма инициирует экстракцию и схемотехническое моделирование проекта.

В процессе проектирования топологии необходимо соблюдать проектные нормы, то есть отслеживать относительное расположение границ элементов топологии. Для того, чтобы определить расстояние между двумя точками в активной области редактора, выраженное в единицах, следует активировать пиктограмму, указать первую точку, нажав левую кнопку манипулятора «мышь» и, не отпуская ее, переместить курсор ко второй точке. В результате на поле топологического редактора появится индикатор линейного размера.

Для того, чтобы отобразить структуру проектируемого устройства необходимо воспользоваться пиктограммой. Следует указать две точки, через которые будет проходить линия разреза, нажать левую кнопку манипулятора «мышь», переместить курсор и отпустить кнопку. В открывшемся окне отобразится структура проектируемого элемента с обозначением слоев.

Программа Microwind предоставляет возможность псевдотрехмерной (3D) визуализации технологического процесса изготовления интегральной схемы. Для того чтобы переключить систему в 3D режим, следует активировать пиктограмму. Далее, нажимая в появившемся окне кнопки Next Step и Previous Step, можно изучить последовательность технологических операций, требуемых для создания разработанного устройства.

Одной из наиболее важных функций является проверка проектных норм. Активировав пиктограмму, можно получить сообщения об ошибках и рекомендации по их исправлению. Подсистема анализа генерирует сообщения, указывающие на нарушение правил относительного расположения границ топологических областей, расположенных в различных структурных слоях. Поэтому проверка проектных норм должна производиться после каждого изменения, внесенного в топологию другими командами.

В комплексных проектах, содержащих десятки и сотни функциональных элементов, часто возникает необходимость присвоения идентификаторов. Для того, чтобы выполнить эту операцию, необходимо активировать пиктограмму и указать нажатием левой кнопки манипулятора «мышь» точку, которой необходимо присвоить идентификатор. В результате на экране появится окно с заголовком Add Label. В поле Label name необходимо ввести комбинацию латинских букв и цифр и нажать кнопку Assign. Строго говоря, таким образом вводится переменная, значение которой, в общем случае, изменяется с течением времени и может быть выведено при построении временных диаграмм в подсистеме схемотехнического моделирования.

Активировав пиктограмму, можно автоматически соединить элементы топологии, расположенные в разных структурных слоях, посредством создания контактного окна в переходном слое. Система будет выбирать переходной слой в зависимости от того, какие структурные слои соединяются.

Пиктограмма позволяет построить вольт-амперные характеристики элементов интегральных схем на основе комплементарных структур «металл – диэлектрик – полупроводник» (КМОП ИС), используя SPICE-модели различных уровней сложности. Могут быть выбраны параметры канала МОП-транзистора, режим анализа, а также диапазоны напряжений, подаваемых на контакты. Кроме того, могут быть внесены изменения в SPICE-модели, путем редактирования значений соответствующих коэффициентов. Следует отметить, что модель BSIM4 разработана с учетом особенностей функционирования транзисторов с длиной канала менее 100 нм. Таким образом, САПР Microwind может быть использована для проектирования устройств, предполагающих изготовление в рамках современной полупроводниковой технологии.

Активация пиктограммы приводит к появлению окна палитры, на котором расположены кнопки переключения между структурными слоями и пиктограммы команд. Для того, чтобы активировать структурный слой, следует нажать левую кнопку манипулятора «мышь» на указателе на соответствующий структурный слой. Рядом с каждым указателем находится отметка отображения слоя. Когда отметка установлена, все элементы топологии, расположенные в структурном слое, доступны для редактирования и закрашены (заштрихованы). В противном случае элементы обозначаются контурами и их редактирование недоступно. Когда необходимо выбрать объект, закрытый элементами более высокого структурного слоя, следует отключить отображение закрывающего слоя, сняв соответствующую отметку. Остальные элементы управления палитры рассмотрены ниже на примерах.

Стрелки ( ) используются для перемещения отображаемого пространства рабочей области в требуемом направлении.

1.2. Построение топологии и схемотехническое моделирование МОП транзисторов На рис. 2, а представлена топология n-канального транзистора с указанными в относительных единицах характеристическими размерами. Построение топологии осуществляется в четыре этапа:

формирование поликремниевого затвора;

формирование сток-истоковых областей;

формирование металлических контактных площадок;

формирование контактных окон.

Для того, чтобы построить поликремниевый затвор, необходимо активировать слой поликремния (Polysilicon), нажав соответствующую кнопку на палитре, и в активной области топологического редактора обозначить прямоугольник с размерами 2 по горизонтали и по вертикали. Длина затвора определяет длину канала транзистора и, если не сказано иное, должна быть минимальной с целью повышения быстродействия. Минимальный топологический размер для слоя поликремния ограничен значением 2. После построения следует проверить правильность соблюдения проектных норм.

На следующем шаге необходимо построить стоковые и истоковые области. Для этого необходимо активировать слой n-типа (N+ Diffusion) и создать прямоугольную область с размерами 16 по горизонтали и 6 по вертикали так, чтобы центр области совпадал с центром поликремниевого затвора. После построения следует проверить правильность соблюдения проектных норм.

Далее, необходимо активировать слой, в котором размещаются контактные окна (Contact), и симметрично относительно затвора создать внутри стоковой и истоковой областей две области контактных окон так, чтобы расстояние между краями этих областей и краем стокистоковой области равнялось 2. Расстояние между краями самих контактных областей в данном случае составляет 8. После построения следует проверить правильность соблюдения проектных норм.

На заключительном шаге необходимо активировать слой первого уровня металлизации и создать две области (Metal 1) так, чтобы центры этих областей совпадали с центрами контактных окон, сформированных на предыдущем шаге. Длина и ширина областей металлизации составляет 6. После построения следует проверить правильность соблюдения проектных норм.

Для того, чтобы отобразить структуру (рис. 2, б) необходимо активировать пиктограмму, указать первую точку линии разреза, нажав левую кнопку манипулятора «мышь», затем, не отпуская кнопку, переместить курсор ко второй точке, задающей линию разреза, после чего отпустить кнопку. В появившемся окне отобразится разрез (структура) проектируемого элемента. Контроль проектируемой структуры посредством функции является одной из важнейших операций (наряду с проверкой проектных норм), выполняемых в процессе проектирования элементов интегральной схемы.

На рис. 3, а приведена топология p-канального МОП транзистора, характеристические размеры которого также приведены в единицах. Последовательность операций необходимых для построения топологии включает пять шагов.

На первом шаге выполняется построение поликремниевого затвора размерами 2 по горизонтали и 16 по вертикали. Отношение длин каналов p-канального и n-канального транзисторов обычно принимают равным 2, что примерно соответствует отношению подвижностей электронов и дырок в каналах. Такой выбор топологии позволяет обеспечить равенство токов, протекающих между стоком и истоком транзисторов с взаимодополняющими типами проводимости в открытом состоянии.

На следующем шаге необходимо построить сток-истоковые области. Для этого следует активировать слой (P+ Diffusion) и выделить прямоугольник с размерами 16 по горизонтали и 12 по вертикали. После построения следует проверить правильность соблюдения проектных норм.

На третьем и четвертом шаге выполняется построение контактных окон и областей металлизации. Эти операции полностью аналогичны рассмотренным ранее. Следует отметить, что иногда с целью обеспечения равномерного распределения тока в канале в сток-истоковых областях формируют два и более контактных окон. После построения следует проверить правильность соблюдения проектных норм.

На заключительном шаге необходимо сформировать карман n-типа проводимости, в котором размещается p-канальный транзистор. Для того, чтобы выполнить эту операцию, следует активировать слой (N-Well) и создать прямоугольник с размерами 28 по горизонтали и 30 по вертикали. Границы сток-истоковых областей должны отстоять от границ кармана на расстояние 6. После построения следует проверить правильность соблюдения проектных норм.

Структура транзистора, представленная на рис. 3, б, может быть получена описанным ранее способом.

С целью обеспечения изоляции транзисторных структур с взаимодополняющими типами проводимости на кристалле обратносмещенным p-n-переходом «карман - подложка», необходимо подключить n-карман к самому высокому потенциалу в схеме – шине питания Vdd. Для получения омического контакта (контакта с линейной характеристикой) необходимо сформировать в n-кармане высоколегированную контактную область n+-типа (N+ Diffusion).

САПР Microwind обеспечивает возможность схемотехнического моделирования элементов интегральных схем. Для того, чтобы построить временные диаграммы n-МОП и p-МОП транзисторов необходимо задать входные воздействия и активировать режим моделирования.

Для того, чтобы задать входные воздействия n-МОП транзистора, следует активировать пиктограмму, затем навести курсор на область поликремниевого затвора и нажать левую кнопку манипулятора «мышь». В появившемся диалоговом окне следует оставить значения по умолчанию и нажать кнопку Assign. Таким образом, мы сообщаем подсистеме схемотехнического моделирования, что на узел, соответствующий указанной топологической области, будет подан сигнал с именем clock1, принимающий попеременно значения логического нуля и единицы с периодом 1 нс. При необходимости можно изменять параметры сигнала.

Для задания входного воздействия на истоковой или стоковой области транзистора следует повторно активировать пиктограмму и щелкнуть левой кнопкой манипулятора «мышь» по стоковой или истоковой области (ввиду симметрии структуры — это не является принципиальным). В появившемся окне следует изменить имя сигнала в поле (Label name) с clock2 на A. Обратите внимание на тот факт, что период сигнала по умолчанию удваивается.

Далее следует активировать пиктограмму и щелкнуть левой кнопкой манипулятора «мышь» по оставшейся стоковой или истоковой области. В появившемся окне необходимо установить метку в правом нижнем углу (Visible in simulation) и нажать кнопку Assign. Отметим, что идентификаторы сигналов, отображаемых системой моделирования на временных диаграммах, имеют наклонное начертание. Для того, чтобы запустить систему схемотехнического моделирования, необходимо активировать пиктограмму.

На рис. 4 и рис 5 представлены результаты схемотехнического моделирования. По оси абсцисс (Time) откладывается время в наносекундах. Эта ось является общей для всех диаграмм. По осям ординат (A, clock1, s1) откладывается уровень наблюдаемого сигнала в Вольтах.

Из рис. 4 видно, что при подаче на затвор n-канального транзистора положительного смещения относительно подложки (транзистор открыт), передача сигнала, соответствующего логическому нулю, осуществляется без искажений, а сигнал, соответствующий логической единице, искажается. В то же время диаграмма, представленная на рис. 6, отражает обратную ситуацию для p-канального транзистора: без искажений передается логическая единица, а сигнал, соответствующий логическому нулю, претерпевает изменения.

Рис. 4. Временные диаграммы n-канального МОП транзистора Рис. 5. Временные диаграммы p-канального МОП транзистора Таким образом, если использовать транзисторные структуры непосредственно для передачи информации, указанные особенности, могут оказать существенное влияние на работоспособность проектируемого устройства.

На рис. 6 представлена реализация устройства, называемого проходным ключом. Данное устройство обеспечивает управляемую передачу информации без существенных искажений.

Проходной ключ состоит из n-канального и p-канального транзисторов, соединенных стоками и истоками. Интерфейс данной реализации представлен входной сигнальной линией A, выходной сигнальной линией B, а также двумя управляющими сигнальными линиями clk и clk2. Следует учесть, что рассматриваемый проходной ключ является двунаправленным, то есть позволяет передавать сигнал как с линии А в линию В, так и наоборот.

Отметим также наличие шины питания, обеспечивающей поляризацию N-кармана, в котором размещен p-канальный транзистор. Для удобства трассировки горизонтально ориентированные проводники выполнены в слое Metal 1, а вертикальные – в слое Metal 2. Там, где это необходимо, соединения между уровнями металлизации выполнены посредством стандартной операции вставки переходного контакта, пиктограмма которой размещена на палитре инструментов. Контакт к N-карману (N-Well) выполнен посредством стандартной операции вставки соединения. Временные диаграммы, иллюстрирующие процесс передачи информации, представлены на рис. 7.

1.3. Построение топологии и схемотехническое моделирование некоторых логических элементов интегральных схем Цифровая интегральная схема, обеспечивающая обработку информации, представленной посредством двоичного кода, включает логические вентили, выполняющие различные логические операции.

Простейшим логическим вентилем, выполняющим операцию логического отрицания, является инвертор. Топология КМОП-инвертора представлена на рис. 8. Устройство состоит из n-канального и p-канального транзисторов, соединенных стоками и затворами. Истоки nканального и p-канального транзисторов подключены к общей шине (Vss) и шине питания (Vdd) соответственно.

Интерфейс устройства представлен входной сигнальной линией A и выходной сигнальной линией B. Контакт к p-подложке выполнен посредством стандартной операции вставки соединения, пиктограмма которой расположена на палитре инструментов.

Временные диаграммы инвертора представлены на рис. 9.

Рис. 7. Временные диаграммы проходного ключа Рис. 8. Топология КМОП-инвертора Топология элемента, выполняющего логическую функцию И-НЕ (NAND), представлена на рис. 10. Устройство состоит из двух p-канальных транзисторов, соединенных параллельно, а также двух n-канальных транзисторов, соединенных последовательно. Причем стоки p-канальных транзисторов соединены со стоком n-канального транзистора, не соединенного с общей шиной (Vss-).

Интерфейс устройства, таким образом, представлен входными сигнальными линиями A и B, а также выходной сигнальной линией NAND. Данная реализация может быть построена автоматически с помощью команды (Compile > Compile one Line), обеспечивающей интерфейс к подсистеме компиляции описаний аппаратного обеспечения, представленных в соответствии с правилами языка Verilog. В открывшемся диалоговом окне следует выбрать строку (nand2/=a.b), как показано на рис. 11. После того, как в активной области редактора отобразится топология элемента, можно задать входные воздействия для подсистемы схемотехнического моделирования, а также изменить идентификаторы узлов схемы, присвоенные по умолчанию.

Временные диаграммы, полученные в результате моделирования, представлены на рис. 12.

Топология элемента, выполняющего логическую функцию исключающего ИЛИ (XOR) над тремя операндами, представлена на рис. 13. Для построения топологии данного устройства использован автоматический генератор топологии бинарного элемента XOR, интерфейс которого представлен сигнальными линиями A, B и выходной линией X.

C помощью функции построена копия элемента, а затем последовательно соединены выходная сигнальная линия первого элемента и первая из входных линий второго элемента.

Рис. 10. Топология элемента И-НЕ Рис. 11. Диалоговое окно подсистемы HDL компиляции На вторую входную сигнальную линию второго элемента подано воздействие, соответствующее третьему операнду. Таким образом, интерфейс составной схемы представлен входными линиями A, B и C, а также выходной линией XOR. Временные диаграммы представлены на рис. 14.

Рис. 13. Топология элемента Исключающее ИЛИ Рис. 14. Временные диаграммы элемента Исключающее ИЛИ 1.4. Построение топологии и схемотехническое моделирование устройств с памятью На рис. 15 представлена электрическая принципиальная схема D-триггера. Для упрощения последующей реализации в топологическом редакторе выделим основные блоки и пронумеруем транзисторы. Результат индексирования и разметки представлен на рис. 16.

Рис. 15. Электрическая принципиальная схема D-триггера (неразмеченная) Рис. 16. Электрическая принципиальная схема D-триггера (размеченная) Наиболее оптимальным представляется методика проектирования топологии, в которой пронумерованные блоки реализуются последовательно, а затем сводятся в общем файле.

Нумерация транзисторов в значительной степени упрощает построение соединений между блоками. На рис. 17 представлена топология D-триггера, реализованная в соответствии с предложенной методикой. Результаты моделирования D-триггера представлены на рис. 18.

Рис. 17. Топология D-триггера 1.5. Построение топологии и схемотехническое моделирование одноразрядного полного На рис. 19 представлена структурная схема одноразрядного полного сумматора. Интерфейс устройства образован входными сигнальными линиями слагаемых A и B, сигналом переноса из предыдущего разряда C, а также выходными сигнальными линиями суммы S и переноса в следующий разряд P.

Следует отметить, что представленная на рис. 19 схема построена из логических элементов трех типов с неинверсными выходами. Таким образом, для реализации такой схемы на КМОП-структурах потребуется разработать три оригинальные топологии, что, конечно, увеличивает временные затраты и снижает эффективность проектирования.

Эквивалентная структурная схема, предполагающая построение на основе типовых элементов КМОП, представлена на рис. 20. Для реализации предложенной схемы достаточно построить топологии элементов всего двух видов, рассмотренных ранее.

Рис. 19. Структурная схема одноразрядного полного сумматора Рис. 20. Структурная схема одноразрядного полного сумматора (NAND) На рис. 21 представлена топология полного сумматора, построенная на основе стандартных элементов XOR и NAND. На рис. 22 представлены результаты моделирования устройства. Обращаем внимание на то, что не следует отдельно реализовывать элемент XOR с тремя входами, поскольку он не является типовым и без него почти всегда можно обойтись.

Рис. 21. Топология одноразрядного полного сумматора (NAND) Рис. 22. Результаты моделирования одноразрядного полного сумматора 1.6. Построение топологии и схемотехническое моделирование конвейерного сумматора В предыдущих разделах рассмотрены основные цифровые устройства, которые могут быть использованы для построения комплексного проекта, включающего как арифметические блоки комбинационных устройств, так и последовательностные устройства, обеспечивающие хранение информации. В качестве примера, иллюстрирующего методологию проектирования «снизу вверх», возьмем конвейерный сумматор, структурная схема которого представлена на рис. 23.

Блоки, входящие в состав данного устройства, могут быть построены из полных одноразрядных сумматоров и D-триггеров. На рис. 24 представлены структурные схемы двухразрядного и трехразрядного сумматоров. На рис. 25 приведены структурные схемы трехразрядного и четырехразрядного регистров.

Таким образом, построение топологии конвейерного сумматора может быть выполнено в несколько этапов. На первом этапе реализуются одноразрядный полный сумматор и Dтриггер. На втором этапе строятся топологии двухразрядного сумматора и трехразрядного регистра. На третьем этапе строятся топологии трехразрядного сумматора и четырехразрядного регистра. На заключительном этапе на основе блоков, построенных на предыдущих этапах, строится топология непосредственно конвейерного сумматора.

Рис. 23. Структурная схема конвейерного сумматора Рис. 24. Двухразрядный (а) и трехразрядный (б) сумматоры Рис. 25. Трехразрядный (а) и четырехразрядный (б) регистры Очень важно выполнять верификацию топологии посредством схемотехнического моделирования каждого отдельного элемента иерархической структуры. Иными словами, необходимо убедиться в том, что трехразрядный сумматор выполняет именно функцию суммирования, а трехразрядный регистр задерживает три бита информации на один такт. Рекомендуется выполнять поэтапную верификацию для того, чтобы исключить, появление функционально-логических ошибок, обнаружение и идентификация которых на последующих стадиях маршрута проектирования весьма затруднительны.

На рис. 26 — 33 представлены результаты промежуточных стадий проектирования конвейерного сумматора.

Топология устройства в целом приведена на рис. 34. Идентификаторы RG1, RG2, RG используются для обозначения регистров. Идентификаторы ADD1, ADD2, ADD3 – указывают на сумматоры. Результаты моделирования представлены на рис. 35.

Рис. 26. Топология двухразрядного сумматора Рис. 27. Результаты моделирования двухразрядного сумматора Рис. 28. Топология трехразрядного регистра Рис. 29. Результаты моделирования трехразрядного регистра Рис. 30. Топология трехразрядного сумматора Рис. 31. Результаты моделирования трехразрядного сумматора Рис. 32. Топология четырехразрядного регистра Рис. 33. Результаты моделирования четырехразрядного регистра Рис. 34. Топология конвейерного сумматора Рис. 35. Результаты моделирования конвейерного сумматора Большие усилия ученых и значительные финансовые вложения направлены сегодня на развитие таких, безусловно, перспективных направлений, как гетеропереходные нанотранзисторы, одноэлектроника, спинтроника, молекулярная электроника, квантовые клеточные автоматы, квантовый компьютинг и др. [8], [9], [10], [11]. Тем не менее, основу элементной базы современных СБИС составляют кремниевые КМОП-элементы.

Это связано с тем, что КМОП-элементы на основе кремния обладают целым рядом важных достоинств [1]:

рекордно низкое энергопотребление в стационарных состояниях, обусловленное противофазным принципом работы n-канальных и р-канальных транзисторов, объединенных в комплементарные пары, а также крайне малыми токами утечки через диэлектрик затворов;

возможность реализации n-канальных и р-канальных транзисторов с количественно сходными характеристиками благодаря незначительному отношению подвижностей электронов и дырок в кремнии (2,3 – 2,5) и даже менее с учетом влияния эффекта насыщения скорости дрейфа в наноразмерных каналах. Данный аспект позволяет получать КМОП-элементы с качественными передаточными характеристиками на основе комплементарных транзисторов с примерно равными размерами, что обеспечивает высокую эффективность использования площади кристаллов СБИС, малые емкости, приведенные к выходам элементов и, соответственно, малые задержки, связанные с перезарядом этих емкостей;

высокая помехоустойчивость элементов при условии достаточно высокого динамического сопротивления МОП-транзисторов в областях насыщения выходных ВАХ;

высокая технологичность по сравнению, например, с биполярными технологиями, выражающаяся в сравнительно небольшом числе операций технологического цикла и высокой степени отработанности данных операций на кремнии, что обеспечивает высокую воспроизводимость характеристик интегральных элементов и, соответственно, высокий процент выхода годных кристаллов;

возможность эффективного использования методов самосовмещения при изготовлении КМОП-структур, что обеспечивает дополнительное повышение быстродействия и снижение энергопотребления элементов;

широкий диапазон рабочих температур, обусловливающий повышение надежности простота схемной реализации логических элементов, позволяющая сократить время проектирования КМОП СБИС и повысить качество проектных решений, полученных в полностью автоматическом режиме.

Однако переход характеристических размеров КМОП-структур в область менее 45 нм обострил сложный комплекс проблем, которые принято называть короткоканальными эффектами, ухудшающими параметры транзисторов [2].

При сокращении длины канала транзистора до величины, сравнимой с шириной областей пространственного заряда p-n-переходов стока и истока, наблюдается эффект смыкания переходов, проявляющийся в том, что распределение потенциала в области канала примерно в равной степени зависит как от потенциала на затворе, так и от напряжения сток-исток. Это, в свою очередь, приводит к нежелательной зависимости порогового напряжения транзистора от длины канала и от напряжений на контактах структуры [2].

К дополнительному изменению пороговых напряжений комплементарных МОПтранзисторов в процессе функционирования, а также к снижению их крутизны приводит эмиссия «горячих» электронов из области канала в подзатворный диэлектрик под действием сильных электрических полей, возникающих в коротких каналах [2].

Перечисленные причины в совокупности приводят к значительному уменьшению дифференциального сопротивления на пологих участках выходных ВАХ. Иными словами, области насыщения выходных ВАХ транзисторов практически исчезают, что приводит, прежде всего, к деградации передаточных характеристик КМОП-элементов и снижению их помехоустойчивости [2].

Кроме того, как уже отмечалось выше, уменьшение характеристических размеров МОП-структур до 30 – 15 нм потребует уменьшения толщины подзатворного диэлектрика до 1 нм, при которой без принятия специальных мер туннельный ток будет сравним по величине с основным током транзистора, что, безусловно, недопустимо [1].

Важной остается также проблема уменьшения паразитных емкостей и сопротивлений КМОП-элементов с целью увеличения быстродействия и снижения энергопотребления.

В настоящее время решению данных проблем посвящено значительное число исследований и разработан целый ряд методов, позволяющих преодолеть короткоканальные эффекты в КМОП-структурах. Именно благодаря этим методам, ведущим фирмам удалось реализовать КМОП СБИС с проектными нормами 45 нм, а в ближайшей перспективе планируется переход к характеристическим размерам (30 – 15) нм [4], [5].

В затворах транзисторов современных КМОП-систем используют два различных металла для n- и p-канальных транзисторов. Эти металлы имеют различные значения работы выхода, что позволяет достаточно точно сбалансировать пороговые напряжения МОП-структур в комплементарных парах [2]. Применение металлов в качестве материала для затворов предпочтительнее использования легированного поликремния, поскольку позволяет избежать диффузии легирующих примесей из затвора в область канала через тонкий диэлектрик [2].

Для блокирования туннельного тока через тонкий подзатворный диэлектрик широко используют двухслойную систему из диэлектриков с различной диэлектрической проницаемостью. Поверх тонкого (менее 1 нм) оксида или оксинитрида кремния с малым значением = (4 – 7) наносят более толстый (до 5 нм) слой с высоким значением = (25 – 30). Согласно теореме Гаусса, различие в значениях диэлектрической проницаемости приводит к неравномерному распределению напряженности поля в слоях, что, в конечном итоге, приводит к уменьшению туннельного тока при сохранении достаточно малой (субнанометровой) эффективной толщины составного диэлектрика [2].

С целью преодоления короткоканальных эффектов и увеличения токов насыщения транзисторных структур используют сильно легированные сток-истоковые области со сложной формой поперечного сечения, имеющие пространственные расширения с глубиной залегания соответствующих р-n-переходов до 30 нм. Такие области выполняются с применением высокоточного ионного легирования в сочетании с быстрым термическим отжигом [2].

Задачи точного управления пороговыми напряжениями и минимизации токов утечки решаются созданием неоднородного профиля легирования в областях каналов [2].

Одним из эффективных путей повышения быстродействия кремниевых КМОП-структур является использование твердых растворов SiGe на кремниевых подложках [12]. При этом, с одной стороны, в определенной степени используется хорошо отработанная кремниевая технология, а с другой – в напряженных структурах Si/SiGe удается увеличить параметр кристаллической решетки кремния и за счет этого обеспечить увеличение подвижности носителей в 1,5 – 2 раза.

Еще более эффективный подход к решению проблем, связанных с уменьшением длины каналов МОП-транзисторов, состоит в реализации структур кремний на изоляторе (КНИ), в которых отсечение объема подложки от области формирования транзисторов слоем диэлектрика обеспечивает уменьшение эффективной площади р-n-переходов стока и истока и соответствующих емкостей, резко уменьшает паразитные токи через подложку, что в совокупности ведет к увеличению плотности размещения элементов на кристалле и их быстродействия, а также к снижению энергии переключения [2].

ЗАКЛЮЧЕНИЕ

Перечисленные выше меры, направленные на преодоление короткоканальных эффектов в КМОП-элементах современных СБИС, приводят к значительным изменениям в структуре и технологии изготовления интегральных транзисторов, требуют учета влияния квантовых эффектов на функционирование приборов [13].

Следует отметить, что, несмотря на предпринимаемые усилия, существует ряд проблем, особенно остро проявляющих себя на уровне кристаллов современных СБИС. Так, например, несмотря на неуклонное снижение энергии переключения КМОП-элементов, плотность мощности достаточно динамично растет, что наглядно демонстрирует график, приведенный на рис. З.1 [3].

Рис. З.1. Темпы роста плотности мощности КМОП СБИС по данным фирмы Intel В соответствии с приведенными данными, при сохранении существующих тенденций в ближайшей перспективе плотность мощности СБИС станет сравнима с плотностью мощности в ядерном реакторе и ракетном двигателе.

Данная проблема тесно связана, в частности, с проблемой увеличения токов утечки.

На рис. З.2 приведена диаграмма активной мощности и мощности, связанной с утечками, в КМОП СБИС по данным фирмы Intel [14].

Рис. З.2. Зависимости активной мощности и мощности, связанной с утечками, в Диаграмма, приведенная на рис. З.2, показывает, что с уменьшением характеристических размеров элементов менее 90 нм на фоне снижения активной мощности СБИС наблюдается увеличение паразитной мощности, связанной с утечками, что приводит к росту суммарной мощности.

1. Изучение характеристик МОП-транзисторов (n-МОП и p-МОП) и КМОП-транзисторов.

2. Изучение модели МОП-транзистора.

3. Изучение структуры логического элемента и последовательности технологических операций его изготовления.

1.1.При фиксированных значениях смещений на стоке (транзистор должен работать в крутой области ВАХ) исследовать зависимость тока стока транзистора Id от длины L и ширины W канала. Результаты отразить в отчете.

1.2.Исследовать влияние температуры на выходную ВАХ. Для этого при фиксированном смещении на затворе Ug и неизменном напряжении сток-исток Uds изучить зависимость тока стока Id на участке насыщения от температуры.

1.3. Исследовать влияние температуры на наклон подпороговых ВАХ. Наклон определяется в Все полученные температурные зависимости отразить в отчете.

2. Определить параметры модели МОП-транзистора путем сравнения с экспериментальными данными.

Рекомендуемая последовательность подбора параметров:

2.1.Options, Id/Ug – параметром VTO осуществляется подгонка порогового напряжения, параметром THETA регулируется наклон кривых, а параметром GAMMA – шаг между ними.

2.2.Options, Id/Ud – с помощью параметров KP и VMAX приближают расчетные ВАХ к экспериментальным.

2.3.Options, Id(log)/Ug – подгон наклона в подпороговой области ВАХ осуществляется параметром NSS.

Полученные параметры занести в отчет.

3.1.Изучить последовательность технологических операций для реализации заданной структуры.

3.2. Изучить расположение активных областей и контактов логического элемента, используя его трехмерное отображение и топологический чертеж. Изобразить топологию в отчете.

Порядок выполнения работы 1. Изучение характеристик МОП-транзисторов (n-МОП и p-МОП) и КМОП-транзисторов Рассмотрим выполнение этого задания на примере n-МОП-транзистора. Запустите программу Microwind. Щелкните мышью на значке открыть ( ) и выберите файл …/MW2/nMOS.msk, после чего в меню File выберите пункт Save as и сохраните файл под именем pw_nMOS.msk в своей директории.

Значок Simulate MOS Characteristic ( ) позволяет вывести окно с вольт-амперными характеристики элементов КМОП ИС, построенных с использованием различных SPICE-моделей Щелкните значок Add a clock ( ) и наведите на один из уже присвоенных сигналов (Vgate, VDrain, s1). В появившемся окне можно назначать различные типы сигналов. Для выполнения пункта 1.1 задания установите следующие значения: VDrain = 0.2 В, остальные значения оставьте по умолчанию. Щелкните по значку и обратите внимание на ВАХ (можно сделать скриншот). После этого увеличьте с помощью значка длину L канала транзистора и снова исследуйте ВАХ (скриншот), отметьте изменения. Повторите тот же порядок действий, изменяя теперь ширину канала W. Для изменения геометрии канала недостаточно изменить размеры поликремниевого затвора. Необходимо также увеличить (уменьшить, переместить) соответствующие области транзистора.

Для выполнения пункта 1.2 задания установите следующие значения Vgate = 1.2 В, VDrain = 1.2 В. Щелкните по значку и наблюдайте за изменением ВАХ.

Для выполнения пункта 1.3 задания установите значения Vgate и VDrain как в предыдущем пункте. Отобразите кривые ВАХ и выберете вкладку log(Id) vs. Vg для отображения ВАХ в полулогарифмическом масштабе. После этого отметьте наклон подпороговых ВАХ в мВ на декаду. Измените температуру. Обратите внимание на изменение наклона подпороговых ВАХ. Результаты отразите в отчете.

2. Изучение модели МОП-транзистора Продолжим рассматривать выполнение работы на примере n-МОП-транзистора. Снова откройте файл …/MW2/nMOS.msk и сохраните его под другим именем в своей директории. Измените размеры канала (см. пункт 1.1) так: W = 10 мкм, L = 2 мкм (учтите, что 1 = 0,06 мкм, т.е. W = 167, L = 33 ). Вызовите окно с ВАХ и нажмите кнопку Add Measure. В появившемся окне выберете файл с экспериментальными параметрами Na10x2.mes (числа в названии файла соответствуют значениям ширины и длины соответственно). Название файла с параметрами для p-МОП-транзистора будет начинаться с буквы P. После этого выполните действия, описанные в пункте 2. Точного совпадения с экспериментальной ВАХ добиться трудно, поэтому достаточно лишь приближенно подобрать соответствующие параметры.

Подбор параметров модели МОП-транзистора необходим для того, чтобы приблизить модель транзистора к реальным данным с помощью файлов с уже готовыми экспериментальными параметрами.

3. Изучение структуры логического элемента и последовательности технологических операций его изготовления Рассмотрите топологию n-МОП-транзистора. С помощью значка можно выполнить разрезы транзистора в различных плоскостях и изучить его структуру. Щелкнув значок, можно увидеть приближенную 3d-модель транзистора, а используя кнопки Next step и Previous step ознакомиться с последовательностью технологических операций. Отразите топологию и структуру в отчете.

Варианты заданий приведены в табл. 1.

Проектирование топологии КМОП и БИКМОП интегральных схем 1. Проектирование фрагмента интегральной схемы 2. Электрическое моделирование схемы 3. Проектирование топологии интегрального элемента с помощью кремниевого компилятора (автоматический синтез топологии) 1.1. Согласовать схему устройства и проектные нормы. Отразить исходные данные в отчете.

1.2. Оценить топологические размеры областей по слоям.

1.3. Выбрать и установить масштаб для отображения на экране.

1.4.Поэлементно создать полную топологию заданной схемы, оценивая размеры по масштабной сетке. При проектировании необходимо соблюдать требования по минимальным размерам элементов.

1.5. Проверить соблюдение проектных норм встроенными средствами программы.

Полученную топологию (при необходимости и ее сечения) отразить в отчете.

2. Выполнить электрическое моделирование схемы. Для этого:

2.1.Расставить обозначения узлов на топологии (шины нулевого потенциала и питания, входы и наблюдаемые выходы).

2.2. Установить необходимые параметры выходных сигналов.

2.3.Изучить переходной процесс (кнопка U/t) и определить времена задержки, фронта и среза по графику.

2.4.Проанализировать передаточную характеристику элемента (кнопка U/U).

Результаты в виде графиков и найденных значений характеристик занести в отчет.

3.1.Разработать топологию интегрального элемента, используя компилятор. Для этого в предлагаемом диалоге ввести функцию, выполняемую заданным элементом, используя предопределенные операторы.

3.2.Сравнить полученную топологию элемента с ранее созданной.

3.3. Провести электрическое моделирование разработанного элемента. Сравнить результаты с полученными ранее данными.

Отразить в отчете результаты проектирования и моделирования аналогично пункту 2.

Порядок выполнения работы 1. Проектирование фрагмента ИС Рассмотрим выполнение этого задания на примере КМОП-инвертора, приведенного на рис. ЛР.1.

На черновике необходимо сделать эскиз топологии требуемого устройства, оценив топологические размеры областей по слоям.

Используя знания и опыт, полученные при выполнении лабораторной работы № 1, нарисуйте средствами программы Microwind необходимую топологию. Для этого запустите программу Microwind. Создайте новый проект (File New) и сохраните его в своей директории (File Save As) под именем invcmos.MSK. Используйте инструменты Создание слоев ( ), Удаление слоев ( ), Копирование ( ), Изменение размеров ( ), инструменты масштабирования (,, ), а также палитру для изменения материала слоя. Поэлементно создайте полную топологию заданной схемы, оценивая размеры по масштабной сетке.

При проектировании топологии вручную необходимо внимательно следить за соблюдением установленных проектных норм. Для этого необходимо периодически проверять проект с помощью пункта меню Ananlysis Design Rule Checker или быстрого сочетания клавиш Ctrl+D. Помните, что особенности интерфейса программы не позволяют производить многократную отмену действий, поэтому следует уделить повышенное внимание точности проектирования и не забывать периодически сохранять результаты работы.

Результат вставить в отчет, указав основные размеры транзисторов (достаточно отобразить рядом с устройством горизонтальную ивертикальную линейки перед тем, как сделать скриншот).

Пример топологии КМОП-инвертора приведен на рис. ЛР.2.

2. Электрическое моделирование схемы После построения топологии необходимо произвести электрическое моделирование схемы (кнопка ). Для этого необходимо расставить обозначения узлов на топологии (шины земли и питания, входы и наблюдаемые выходы), установить необходимые параметры выходных сигналов.

Затем нужно изучить переходной процесс (вкладка U/t) и определить времена задержки, фронта и среза по графику, а также проанализировать передаточную характеристику элемента (вкладка U/U).

Результаты в виде графиков и найденных значений характеристик занести в отчет.

3. Проектирование топологии КМОП элемента с помощью кремниевого компилятора (автоматический синтез топологии) Теперь выполним проектирование топологии, применив кремниевый компилятор (автоматический синтез топологии). Для этого нужно воспользоваться пунктом меню Compile Compile on Line, после чего в предлагаемом диалоге ввести функцию, выполняемую заданным элементом, используя предопределенные операторы. В нашем случая нужно ввести выражение inv = /in.

Сравните полученный элемент с ранее созданным. Проведите электрическое моделирование разработанного элемента и сравните с полученными ранее данными КМОП-элемента. Отразите в отчете результаты проектирования и моделирования аналогично пункту 2.

Варианты заданий приведены на рис. ЛР.3.

Рис. ЛР.3. Двухвходовые КМОП-элементы ИЛИ-НЕ (а) и И-НЕ (б) 1. Проектирование одноразрядного сумматора с помощью кремниевого компилятора (автоматический синтез топологии) 2. Электрическое моделирование схемы 1.1. Согласовать схему устройства и проектные нормы. Отразить исходные данные в отчете.

1.2. Оценить топологические размеры областей по слоям.

1.3. Выбрать и установить масштаб для отображения на экране.

1.4.Разработать полную топологию заданной схемы, используя для создания отдельных ее элементов кремниевый компилятор (автоматический синтез топологии). При проектировании топологии необходимо соблюдать требования по минимальным размерам элементов.

1.5. Проверить соблюдение проектных норм встроенными средствами программы.

Полученную топологию (при необходимости и ее сечения) отразить в отчете.

2. Выполнить электрическое моделирование схемы. Для этого:

2.1.Расставить обозначения узлов на топологии (шины нулевого потенциала и питания, входы и выходы).

2.2. Установить необходимые параметры выходных сигналов.

2.3.Изучить переходной процесс (кнопка U/t) и определить времена задержки, фронта и среза по графику.

2.4.Проанализировать передаточную характеристику элемента (кнопка U/U).

Результаты в виде графиков и найденных значений характеристик занести в отчет.

Схема и топология одноразрядного сумматора, а также топология двухразрядного сумматора приведены на рис. ЛР.4, ЛР.5, ЛР.6.

Рис. ЛР.5. Топология одноразрядного сумматора Рис. ЛР.6. Топология двухразрядного сумматора Разработать топологию дешифратора в соответствии со схемой, приведенной на рис.

КП.1.

Параметры транзисторов:

минимальный топологический размер – 0,5 мкм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – Разработать топологию дешифратора в соответствии со схемой, приведенной на рис.

КП.2.

Параметры транзисторов:

минимальный топологический размер – 0,25 мкм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 5;

отношение ширины к длине канала транзисторов с дырочной проводимостью – Разработать топологию дешифратора в соответствии со схемой, приведенной на рис.

КП.3.

Параметры транзисторов:

минимальный топологический размер – 0,12 мкм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 3;

отношение ширины к длине канала транзисторов с дырочной проводимостью – Разработать топологию мультиплексора в соответствии со схемой, приведенной на рис. КП.4.

Параметры транзисторов:

минимальный топологический размер – 90 нм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – U(0) Разработать топологию мультиплексора-демультиплексора в соответствии со схемой, приведенной на рис. КП.5.

Параметры транзисторов:

минимальный топологический размер – 60 нм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – A(0) A(1) A(2) A(3) U(0) U(1) Рис. КП.5. Схема мультиплексора-демультиплексора Разработать топологию мультиплексора в соответствии со схемой, приведенной на рис. КП.6.

Параметры транзисторов:

минимальный топологический размер – 45 нм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 5;

отношение ширины к длине канала транзисторов с дырочной проводимостью – Разработать топологию шестиразрядного параллельного регистра в соответствии со схемой, приведенной на рис. КП.7.

Параметры транзисторов:

минимальный топологический размер – 35 нм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – CLK Рис. КП.7. Схема параллельного регистра (а), схема (б) и условное обозначение (в) двухтактного D-триггера Разработать топологию пятиразрядного сдвигового регистра в соответствии со схемой, приведенной на рис. КП.8.

Параметры транзисторов:

минимальный топологический размер – 25 нм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – RESET Рис. КП.8. Схема сдвигового регистра (а), схема (б) и условное обозначение (в) двухтактного D-триггера Разработать топологию цифровой линии задержки на четыре такта в соответствии со схемой, приведенной на рис. КП.9.

Параметры транзисторов:

минимальный топологический размер – 0,5 мкм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 4;

отношение ширины к длине канала транзисторов с дырочной проводимостью – RESET Рис. КП.9. Схема цифровой линии задержки (а), схема (б) и условное обозначение (в) двухтактного D-триггера Разработать топологию сумматора в соответствии со схемой, приведенной на рис.

КП.10.

Параметры транзисторов:

минимальный топологический размер – 0,25 мкм;

отношение ширины к длине канала транзисторов с электронной проводимостью – 5;

отношение ширины к длине канала транзисторов с дырочной проводимостью –